Este artículo fue compilado a partir de semiingeniería por Semiconductor Industry Perspective (ID: ICVIEWS)

A medida que disminuyen las ventajas del escalado plano, se intensifica la competencia de los OEM en el campo tridimensional y las nuevas tecnologías.

Tres fundiciones de vanguardia (Intel, Samsung y TSMC) han comenzado a completar algunas piezas clave de sus hojas de ruta, agregando fechas de entrega agresivas para futuras generaciones de tecnología de chips y preparando el escenario para un rendimiento significativamente mejorado y una entrega más rápida de diseños personalizados. sienta las bases.

A diferencia del pasado, cuando solo había una hoja de ruta de la industria que determinaba cómo pasar al siguiente nodo de proceso, hoy las tres fundiciones más grandes están forjando cada vez más sus propios caminos. Todos avanzan en la misma dirección general, con transistores y empaques 3D, una gama de tecnologías habilitadoras y escalables, y un ecosistema más grande y diverso. Pero surgen algunas diferencias clave en su enfoque, arquitectura y soporte de terceros.

Las hojas de ruta de los tres muestran que el escalado de transistores continuará al menos en el rango de angstrom de 18/16/14, con un posible cambio de transistores de efecto de campo (FET) de nanohojas y chips cruzados a transistores de efecto de campo complementarios (CFET) en algún momento. punto en el futuro. Los impulsores clave son la inteligencia artificial/aprendizaje automático y la proliferación de datos que deben procesarse, lo que en la mayoría de los casos implicará procesar conjuntos de elementos, a menudo con altos niveles de redundancia y homogeneidad, para lograr un mayor rendimiento.

En otros casos, estos diseños pueden contener docenas o cientos de chips, algunos para tipos de datos específicos y otros para procesamiento más general. Los chips se pueden montar en un sustrato en una configuración 2,5D, un enfoque que ha ganado fuerza en los centros de datos porque simplifica la integración de la memoria de alto ancho de banda (HBM) y también ha ganado terreno en los dispositivos móviles donde, entre otras cosas, Los ejemplos incluyen sensores de imagen, fuentes de alimentación y lógica digital adicional para funciones no críticas. Las tres fundiciones están trabajando en circuitos integrados 3D completos. Y también habrá opciones híbridas disponibles, donde la lógica se apila encima de la lógica y se monta en el sustrato, pero se separa de otras funciones para minimizar los impactos físicos como el calor; esta configuración heterogénea se conoce como 3.5D y 5.5D.

Personalización rápida y masiva

Uno de los mayores cambios es llevar al mercado diseños de dominios específicos más rápido que en el pasado. Esto puede parecer mundano, pero para muchos chips de vanguardia es una necesidad competir y requiere cambios fundamentales en la forma en que se diseñan, fabrican y empaquetan los chips. Para que este enfoque funcione, se requerirá una combinación de estándares, soluciones de conectividad innovadoras y múltiples disciplinas de ingeniería que, en el pasado, han tenido una interacción limitada o nula entre sí.

A veces denominada "personalización masiva", incluye las compensaciones habituales de potencia, rendimiento y área/costo (PPA/C), así como opciones de montaje rápido. Esta es la promesa de los componentes de chips heterogéneos y, desde una perspectiva de escala, marca la siguiente fase de la Ley de Moore. Todo el ecosistema de semiconductores lleva más de una década sentando gradualmente las bases para esta transición.

Pero hacer que chips heterogéneos (esencialmente IP reforzados de múltiples proveedores y fundiciones) funcionen juntos es un desafío de ingeniería que es a la vez necesario y desalentador. El primer paso es conectar chips de manera consistente para lograr resultados predecibles, y aquí es donde las fundiciones ponen mucho esfuerzo, especialmente en los estándares Universal Chip Interconnect Express (UCIe) y Bundle of Wire (BoW). Si bien esta conectividad es un requisito clave para los tres, también es una de las principales áreas de desacuerdo.

Hasta que 3D-IC esté completamente integrado, la solución actual de la fundición de Intel es desarrollar lo que los expertos de la industria llaman un "zócalo" de chip. En lugar de caracterizar cada chip para el mercado comercial, la empresa define especificaciones e interfaces para que los proveedores de chips puedan desarrollar estos pequeños chips con funcionalidad limitada para cumplir con esas especificaciones. Esto resuelve un obstáculo importante en el mercado de chips comerciales. Desde la velocidad de los datos hasta la gestión del calor y el ruido, todo debe funcionar en conjunto.

El enfoque de Intel se basa en gran medida en su Embedded Multichip Interconnect Bridge (EMIB), que presentó por primera vez en 2014. “Lo realmente interesante de la base EMIB es que puedes agregar tantos chips como quieras”, dijo Lalitha Immaneni, vicepresidenta de desarrollo tecnológico de Intel. “No tenemos límite en la cantidad de IP que se puede usar en un. diseño, y no aumenta el tamaño del intercalador, por lo que es rentable e independiente del proceso. Proporcionamos un kit de diseño de ensamblaje de paquete, que es como un PDK de ensamblaje tradicional y les damos las reglas de diseño, la referencia. flujo, y les decimos cuáles son las estructuras permitidas. Ellos nos proporcionan los accesorios que necesitamos para ensamblarlo”.

Dependiendo del diseño, puede haber varios EMIB en un paquete, complementados con materiales de interfaz térmica (TIM) para disipar el calor que puede quedar atrapado dentro del paquete. Los TIM, normalmente almohadillas diseñadas para conducir el calor lejos de la fuente, se están volviendo más comunes a medida que aumenta la cantidad de computación dentro de un paquete y los sustratos se vuelven más delgados para acortar la distancia que deben recorrer las señales.

Pero cuanto más delgado es el sustrato, menos efectivo es para disipar el calor, lo que da como resultado gradientes térmicos que dependen de la carga de trabajo y, por lo tanto, son difíciles de predecir. Eliminar este calor puede requerir TIM, disipadores de calor adicionales o incluso métodos de enfriamiento más exóticos, como los microfluidos.

Tanto TSMC como Samsung ofrecen puentes. Samsung incorpora puentes en el RDL (un método llamado 2.3D o I-Cube ETM) y los utiliza para conectar subsistemas a estos puentes para acelerar la vida útil del silicio. Parte del trabajo de integración se realizará por adelantado en módulos en buen estado en lugar de depender de métodos de socket.

"Combinar dos, cuatro u ocho CPU en un sistema es algo que los clientes muy maduros saben cómo hacer", dijo el director ejecutivo de Arm, Rene Haas, durante un discurso de apertura en un evento reciente de Samsung Foundry, "pero si quieres construir un SoC que tenga. 128 conexiones aRedes neuronales La CPU, la estructura de la memoria, el controlador de interrupciones que interactúa con la NPU y el bus fuera del chip que se conecta a otro chip, esto requiere mucho trabajo. Durante el último año y medio, hemos visto a mucha gente construyendo estos SoC complejos queriendo más de nosotros. "

Samsung también ha estado formando alianzas con proveedores de chips más pequeños para apuntar a mercados específicos. El concepto original era que una empresa fabricara los chips de E/S, otra hiciera la interconexión y una tercera creara la lógica, y cuando ese enfoque resultara viable, otras empresas se unirían para ofrecer a los clientes más opciones.

TSMC ha probado varios enfoques diferentes, incluidos puentes RDL y no RDL, distribución en abanico, chip sobre sustrato de oblea 2.5D (CoWoS) y sistema en chips integrados (SoIC), un concepto de IC 3D en el que los chips utilizan muy Las líneas de interconexión cortas están empaquetadas y apiladas dentro del sustrato. De hecho, TSMC ofrece kits de diseño de procesos para casi todas las aplicaciones y ha estado creando activamente kits de diseño de ensamblaje para empaques avanzados, incluidos los diseños de referencia adjuntos.

El desafío es que los clientes de fundición que desean invertir en estos paquetes complejos quieren cada vez más soluciones altamente personalizadas. Para lograr esto, TSMC ha introducido un nuevo lenguaje llamado 3Dblox, un enfoque de diseño de arriba hacia abajo que combina estructuras físicas y de conexión, permitiendo que se apliquen afirmaciones entre las dos. Este enfoque de espacio aislado permite a los clientes aprovechar cualquiera de sus métodos de empaquetado: InFO, CoWoS y SoIC. También es crucial para el modelo de negocio de TSMC, ya que la compañía es la única fundición exclusiva entre las tres, aunque tanto Intel como Samsung se han distanciado del negocio de fundición en los últimos meses.

"Comenzamos con el concepto de modularidad", dijo Jim Chang, vicepresidente de tecnología avanzada e ingeniería de máscaras de TSMC, durante una demostración cuando 3Dblox se lance por primera vez en 2023. "Podemos utilizar la sintaxis de este lenguaje más afirmaciones para construir una pila 3D-IC completa".

Chang dijo que la razón de esto es la falta de coherencia entre las herramientas de diseño físico y de conexión. Pero añadió que una vez que se desarrolle el enfoque, también será posible reutilizar el chip en diferentes diseños porque la mayoría de las características ya están bien definidas y los diseños son modulares.

Figura 1: enfoque 3Dblox de TSMC.Fuente: TSMC

Posteriormente, Samsung lanzó su propio lenguaje de descripción del sistema 3DCODE en diciembre de 2023. Tanto Samsung como TSMC afirman que sus lenguajes son estándares, pero se parecen más a nuevas plataformas de reglas de fundición porque es poco probable que los lenguajes se utilicen fuera de sus propios ecosistemas. El enfoque 2.5D de Intel no requiere un nuevo lenguaje porque las reglas están dictadas por la especificación del socket y permite cierta personalización a expensas de un tiempo de comercialización más rápido y un enfoque más simple para los desarrolladores de chips.

Desafío de fichas

Los chips tienen claras ventajas. Se pueden diseñar de forma independiente en cualquier nodo de proceso razonable, lo cual es especialmente importante para las capacidades analógicas. Pero cómo juntar las piezas y producir resultados predecibles ha sido un gran desafío. La propuesta original de DARPA para una arquitectura similar a Lego resultó ser mucho más compleja de lo que se había previsto inicialmente y requirió un gran esfuerzo sostenido por parte de todo el ecosistema para hacerla realidad.

Los conjuntos de chips deben sincronizarse con precisión para que los datos críticos puedan procesarse, almacenarse y recuperarse sin demora. De lo contrario, pueden surgir problemas de sincronización cuando un cálculo se retrasa o no está sincronizado con otros cálculos, lo que genera retrasos y posibles bloqueos. En aplicaciones de misión o de seguridad críticas, una segunda pérdida puede tener graves consecuencias.

Simplificar el proceso de diseño es una tarea extremadamente compleja, especialmente para diseños de dominios específicos, ya que no existen estándares unificados. El objetivo de estas tres fundiciones es ofrecer más opciones a las empresas que desarrollan chips de alto rendimiento y bajo consumo de energía. Se estima que entre el 30% y el 35% de todos los diseños de vanguardia son actualmente responsabilidad de grandes empresas de sistemas como Google, Meta, Microsoft y Tesla. La economía del diseño de chips y paquetes de vanguardia ha cambiado significativamente, y el PPA. /C fórmula y Las compensaciones también han cambiado significativamente.

Es posible que los chips desarrollados para estas empresas de sistemas no se vendan comercialmente. Entonces, si pueden lograr un mayor rendimiento por vatio, los costos de diseño y fabricación pueden compensarse con una menor potencia de enfriamiento y una mayor utilización, y potencialmente con menos servidores. En el caso de los chips vendidos para dispositivos móviles y servidores comerciales, ocurre lo contrario: los altos costos de desarrollo pueden amortizarse en comparación con la producción en gran volumen. Los diseños personalizados en envases avanzados tienen beneficios económicos para ambos, pero por motivos muy diferentes.

Alejar, acercar y alejar

Se estima que dentro de estos complejos sistemas de chiplets habrá múltiples tipos de procesadores, algunos muy especializados y otros de uso más general. Debido a los presupuestos de energía limitados, es probable que al menos algunos de ellos se desarrollen en nodos de proceso de última generación. Los nodos avanzados aún ofrecen una mayor eficiencia energética, lo que permite empaquetar más transistores en la misma área para mejorar el rendimiento. Esto es fundamental para las aplicaciones de IA/ML porque procesar más datos más rápido requiere más operaciones de multiplicación/acumulación en una configuración altamente paralela. Los transistores más pequeños ofrecen una mayor eficiencia energética, lo que permite un mayor procesamiento por milímetro cuadrado de silicio, pero requieren cambios en la estructura de la puerta para evitar fugas, razón por la cual están surgiendo los FET y CFET de hoja horquilla.

En resumen, el liderazgo de procesos todavía tiene valor. Ser el primero en llegar al mercado con procesos de vanguardia es bueno para los negocios, pero es sólo una pieza de un rompecabezas mayor. Las tres fundiciones han anunciado planes para avanzar hacia procesos de nivel angstrom. Intel planea lanzar el proceso 18A este año y el proceso 14A unos años más tarde.

Figura 2: Hoja de ruta de procesos de Intel.Fuente: Fundición Intel

Mientras tanto, TSMC agregará A16 en 2027 (consulte la Figura 3 a continuación).

Figura 3: Hoja de ruta de escalamiento de TSMC entrando en la era angstrom.Fuente: TSMC

Samsung aumentará la resolución a 14 angstroms con su SF1.4 alrededor de 2027, saltándose aparentemente los 18/16 angstroms. (Ver Figura 4)

Figura 4: Hoja de ruta de expansión del proceso de Samsung.Fuente: fundición Samsung

Desde la perspectiva del nodo de proceso, las tres fundiciones están en el mismo camino. Pero el progreso ya no se trata sólo de nodos de proceso. Hay un enfoque cada vez mayor en la latencia específica del dominio y el rendimiento por vatio, y aquí es donde el apilamiento lógico toma ventaja en una verdadera configuración 3D-IC, utilizando enlaces híbridos para conectar los chips al sustrato y entre sí. Mover electrones a través de cables en un chip plano sigue siendo más rápido (suponiendo que las señales no tengan que viajar de un extremo al otro del chip), pero apilar transistores encima de otros transistores no es óptimo y, en algunos casos, incluso mejor que el chip plano. SoC Mejor ya que algunas rutas de señal verticales pueden ser más cortas.

En una presentación reciente, Taejoong Song, vicepresidente de desarrollo de negocios de fundición de Samsung Foundry, presentó una hoja de ruta que presenta una tecnología de superposición lógica que se monta sobre un sustrato para combinar chips de 2 nm (SF2) con chips de 4 nm (SF4X), ambos montados. sobre otro sustrato. Se trata básicamente de un 3D-IC en un paquete 2.5D, que es el concepto 3.5D o 5.5D mencionado anteriormente. Song dijo que la fundición comenzará a apilar SF1.4 en SF2P en 2027. Lo que resulta especialmente atractivo de este enfoque es la posibilidad de disipar el calor. Al separar la lógica de otras funciones, se puede eliminar el calor de los chips apilados a través del sustrato o cualquiera de los cinco lados expuestos.

Figura 5: Arquitectura 3D-IC de Samsung para IA.Fuente: Samsung

Mientras tanto, Intel aprovechará su Foveros Direct 3D para apilar lógica sobre lógica, tanto cara a cara como cara a cara. Según el último documento técnico de Intel, este enfoque permite conectar chips u obleas de diferentes fundiciones con un ancho de banda determinado por el cobre a través del espaciado. El documento afirma que la primera generación utilizará un espaciado de cobre de 9 µm, mientras que la segunda generación utilizará un espaciado de 3 µm.

Figura 6: Foveros Direct 3D de Intel.Fuente: Intel

"Los 3D-IC reales vienen con Foveros y luego también con claves híbridas", dijo Immaneni de Intel. “No puedes seguir la ruta de diseño tradicional y juntar todo y luego validarlo y descubrir: 'Ups, tengo un problema'. Ya no puedes hacer eso porque afectará tu tiempo para hacerlo. mercado Así que realmente desea proporcionar una zona de pruebas para que sea predecible, pero incluso antes de entrar en este entorno de diseño detallado, quiero ejecutar mi análisis mecánico/eléctrico/térmico para que no haya aperturas ni cortocircuitos. La carga de 3D-IC recae más en el diseño del código que en la ejecución”.

Foveros permite apilar chips de lógica activa encima de otro chip activo o pasivo, utilizando el chip base para conectar todos los chips del paquete con un paso de 36 micrones. Al aprovechar la tecnología de clasificación avanzada, Intel afirma que puede garantizar un 99% de chips en buen estado y un rendimiento de prueba posterior al ensamblaje del 97%.

Mientras tanto, NVIDIA y AMD han utilizado CoWoS de TSMC para el empaquetado avanzado de sus chips de IA. CoWoS es esencialmente un enfoque 2.5D que utiliza un intercalador para conectar el SoC y la memoria HBM a través de vías de silicio. Los planes de la compañía para SoIC son aún más ambiciosos y empaquetan la memoria lógica en un 3D-IC al final de la línea de producción, junto con otros elementos como sensores. Esto puede reducir significativamente el tiempo de ensamblaje para múltiples capas, tamaños y características. TSMC afirma que su esquema de unión permite conexiones más rápidas y más cortas que otros métodos 3D-IC. Un informe afirma que Apple utilizará la tecnología SoIC de TSMC a partir del próximo año, mientras que AMD ampliará el uso de este enfoque.

Otras innovaciones

Las tecnologías de proceso y envasado existentes abren la puerta a una gama más amplia de opciones competitivas. A diferencia del pasado, donde los grandes fabricantes de chips, proveedores de equipos y empresas EDA definían la hoja de ruta de los chips, el mundo de los chips pequeños proporciona a los clientes finales las herramientas para tomar estas decisiones. Esto se debe en gran medida a la diferencia en la cantidad de funciones que se pueden incluir en un paquete versus la cantidad de funciones que se pueden incluir dentro de las limitaciones de la máscara SoC. Los paquetes se pueden escalar horizontal o verticalmente según sea necesario y, en algunos casos, pueden mejorar el rendimiento mediante la planificación vertical.

Pero dadas las enormes oportunidades en la nube y el borde, especialmente a medida que la inteligencia artificial se vuelve más prevalente, las tres principales fundiciones y sus ecosistemas están compitiendo para desarrollar nuevas capacidades y características. En algunos casos, esto requiere aprovechar los recursos que ya tienen. En otros casos, requiere tecnología completamente nueva.

Samsung, por ejemplo, ha comenzado a detallar planes para un HBM personalizado que incluye una pila DRAM 3D con una capa lógica configurable debajo. Esta es la segunda vez que se utiliza este enfoque. En 2011, Samsung y Micron desarrollaron conjuntamente cubos de memoria híbridos que empaquetaban una pila DRAM en una capa lógica. Después de que JEDEC convirtió a HBM en un estándar, HBM ganó la guerra y HMC básicamente desapareció. Pero no hay nada malo en el enfoque HMC, simplemente es el momento equivocado.

Samsung planea ofrecer HBM personalizado como opción en el nuevo factor de forma. La memoria es uno de los factores clave que determinan el rendimiento, y la capacidad de leer, escribir y mover datos hacia y desde la memoria y el procesador más rápidamente puede tener un impacto significativo en el rendimiento y el consumo de energía. Estos números se pueden mejorar significativamente si la memoria tiene el tamaño adecuado para una carga de trabajo o tipo de datos específicos, y si se puede realizar algún procesamiento dentro del módulo de memoria, de modo que sea necesario mover menos datos.

Figura 7: Hoja de ruta e innovación de Samsung. Fuente: Ingeniería de semiconductores/MemCon 2024

Mientras tanto, Intel ha estado trabajando en una mejor manera de alimentar transistores densamente empaquetados, un problema constante a medida que aumentan la densidad de los transistores y el número de capas metálicas. En el pasado, la energía se enviaba desde la parte superior del chip, pero surgen dos problemas en los nodos más avanzados. Uno es el desafío de entregar suficiente potencia a cada transistor. El segundo es el ruido, que puede provenir de la fuente de alimentación, del sustrato o de interferencias electromagnéticas. Sin un blindaje adecuado, que se vuelve cada vez más difícil en cada nuevo nodo a medida que los dieléctricos y los cables se vuelven más delgados, el ruido puede afectar la integridad de la señal.

La alimentación a través de la parte posterior del chip minimiza estos problemas y reduce la congestión de la línea. Pero también plantea otros desafíos, como cómo perforar agujeros en sustratos más delgados sin dañar la estructura. Intel aparentemente ha abordado estos problemas y planea lanzar su solución de fuente de alimentación trasera PowerVia este año.

TSMC dijo que planea implementar la fuente de alimentación trasera A16 en 2026/2027. El cronograma de Samsung es más o menos el mismo y permitirá la alimentación trasera en el proceso SF2Z de 2 nm.

Intel también anunció planes para sustratos de vidrio, que ofrecen una mejor planitud y menores tasas de defectos que los CMOS. Esto es especialmente importante en nodos avanzados, donde incluso los pozos a nanoescala pueden causar problemas. Al igual que con la alimentación de la espalda, abundan los problemas de procesamiento. El beneficio es que el vidrio tiene el mismo coeficiente de expansión térmica que el silicio, por lo que es compatible con la expansión y contracción de componentes de silicio como los chips. Después de años de abandono, el vidrio de repente se volvió muy atractivo. De hecho, tanto TSMC como Samsung están trabajando en sustratos de vidrio, y toda la industria está empezando a diseñar con vidrio, manipularlo sin romperlo e inspeccionarlo.

Al mismo tiempo, TSMC concede gran importancia a la construcción de un ecosistema y la expansión de sus productos de proceso. Muchos expertos de la industria dicen que la verdadera ventaja de TSMC es su capacidad de proporcionar kits de desarrollo de procesos para casi cualquier proceso o paquete. Según Nikkei, la fundición produce alrededor del 90% de los chips más avanzados del mundo. También tiene la experiencia de envasado más avanzada y el ecosistema más grande y amplio de cualquier fundición, lo cual es importante.

Este ecosistema es crítico. La industria de los chips es muy compleja y diversa, y ninguna empresa puede hacerlo todo por sí sola. La pregunta de ahora en adelante es qué tan completos serán estos ecosistemas, especialmente si el número de procesos continúa creciendo. Por ejemplo, los proveedores de EDA son facilitadores esenciales y los equipos de diseño necesitan automatización para que cualquier proceso o enfoque de empaquetado tenga éxito. Pero cuantas más opciones de proceso y empaquetado existan, más difícil será para los proveedores de EDA respaldar cada cambio o mejora incremental, y el tiempo de demora entre el anuncio y la entrega puede ser mayor.

en conclusión

Los recientes fallos en la cadena de suministro y la geopolítica han convencido a Estados Unidos y Europa de que necesitan traer la fabricación a casa y una "migración amistosa". Las inversiones en fábricas, equipos, herramientas e investigación de semiconductores no tienen precedentes. El impacto que esto tendrá en las tres principales fundiciones aún está por verse, pero ciertamente proporciona cierto impulso a nuevas tecnologías como la óptica empaquetada, una gran cantidad de nuevos materiales y la computación criogénica.

El impacto de todos estos cambios en la participación de mercado es cada vez más difícil de rastrear. Ya no se trata de qué fundición produce chips en el nodo de proceso más pequeño, ni siquiera de cuántos chips se envían. Un paquete avanzado puede tener docenas de chiplets. La verdadera clave es poder ofrecer soluciones importantes a los clientes de forma rápida y eficiente. En algunos casos, el factor determinante es el rendimiento por vatio, mientras que en otros puede ser el tiempo para obtener resultados, siendo el consumo de energía una consideración secundaria. En otros casos, puede ser que sólo una fundición líder pueda proporcionar un número suficiente de combinaciones de características. Pero está claro que la competencia de las fundiciones es mucho más compleja que nunca, y se está volviendo más compleja. En este mundo tan complejo, las métricas comparativas simples ya no se aplican.

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