Dieser Artikel wurde aus Semiconductor Industry Perspective (ID: ICVIEWS) zusammengestellt.

Da die Vorteile der planaren Skalierung schwinden, verschärft sich der OEM-Wettbewerb im dreidimensionalen Bereich und bei neuen Technologien.

Drei hochmoderne Gießereien – Intel, Samsung und TSMC – haben damit begonnen, einige wichtige Teile ihrer Roadmaps zu ergänzen, indem sie aggressive Liefertermine für zukünftige Generationen der Chiptechnologie hinzugefügt und die Voraussetzungen für eine deutlich verbesserte Leistung und eine schnellere Lieferung kundenspezifischer Designs geschaffen haben legt den Grundstein.

Anders als früher, als es nur eine Branchen-Roadmap gab, die festlegte, wie man zum nächsten Prozessknoten gelangt, gehen heute die drei größten Gießereien zunehmend eigene Wege. Sie bewegen sich alle in die gleiche allgemeine Richtung: 3D-Transistoren und -Gehäuse, eine Reihe von Aktivierungs- und Skalierungstechnologien und ein größeres, vielfältigeres Ökosystem. Es treten jedoch einige wesentliche Unterschiede in ihrem Ansatz, ihrer Architektur und der Unterstützung durch Dritte auf.

Roadmaps aller drei zeigen, dass die Transistorskalierung mindestens bis in den Bereich von 18/16/14 Angström andauern wird, mit einer möglichen Verschiebung von Nanoblatt- und Cross-Chip-Feldeffekttransistoren (FETs) zu komplementären Feldeffekttransistoren (CFETs). Punkt in der Zukunft. Die Haupttreiber sind künstliche Intelligenz/maschinelles Lernen und die Verbreitung von Daten, die verarbeitet werden müssen, was in den meisten Fällen die Verarbeitung von Arrays von Elementen erfordert, oft mit einem hohen Grad an Redundanz und Homogenität, um einen höheren Durchsatz zu erreichen.

In anderen Fällen können diese Designs Dutzende oder Hunderte von Chips enthalten, einige für bestimmte Datentypen und andere für eine allgemeinere Verarbeitung. Die Chips können in einer 2,5D-Konfiguration auf einem Substrat montiert werden, ein Ansatz, der sich in Rechenzentren durchgesetzt hat, weil er die Integration von High-Bandwidth-Speicher (HBM) vereinfacht und sich auch bei mobilen Geräten durchgesetzt hat, wo unter anderem Beispiele hierfür sind Bildsensoren, Netzteile und zusätzliche digitale Logik für unkritische Funktionen. Alle drei Foundries arbeiten an kompletten 3D-ICs. Und es wird auch Hybridoptionen geben, bei denen die Logik übereinander gestapelt und auf dem Substrat montiert wird, aber von anderen Funktionen getrennt ist, um physikalische Auswirkungen wie Hitze zu minimieren – diese heterogene Konfiguration wird als 3,5D und 5,5D bezeichnet.

Schnelle und massenhafte Individualisierung

Eine der größten Veränderungen besteht darin, domänenspezifische Designs schneller als in der Vergangenheit auf den Markt zu bringen. Das mag banal klingen, aber für viele hochmoderne Chips ist es eine Notwendigkeit im Wettbewerb und erfordert grundlegende Änderungen in der Art und Weise, wie Chips entworfen, hergestellt und verpackt werden. Damit dieser Ansatz funktioniert, ist eine Kombination aus Standards, innovativen Konnektivitätslösungen und mehreren Ingenieurdisziplinen erforderlich, die in der Vergangenheit nur begrenzt oder gar nicht miteinander interagierten.

Manchmal auch als „Massenanpassung“ bezeichnet, umfasst es die üblichen Kompromisse in Bezug auf Leistung, Leistung und Fläche/Kosten (PPA/C) sowie schnelle Montageoptionen. Dies ist das Versprechen heterogener Chipkomponenten und markiert aus Sicht der Skalierung die nächste Phase des Mooreschen Gesetzes. Das gesamte Halbleiter-Ökosystem hat seit mehr als einem Jahrzehnt schrittweise den Grundstein für diesen Übergang gelegt.

Aber die Zusammenarbeit heterogener Chips – im Wesentlichen gehärtetes IP von mehreren Anbietern und Herstellern – zu ermöglichen, ist eine technische Herausforderung, die sowohl notwendig als auch entmutigend ist. Der erste Schritt besteht darin, Chips auf konsistente Weise miteinander zu verbinden, um vorhersehbare Ergebnisse zu erzielen, und hier unternehmen die Hersteller große Anstrengungen, insbesondere bei den Standards Universal Chip Interconnect Express (UCIe) und Bundle of Wire (BoW). Während diese Konnektivität für alle drei eine Schlüsselanforderung ist, ist sie auch einer der Hauptbereiche, in denen Meinungsverschiedenheiten bestehen.

Bis 3D-IC vollständig integriert ist, besteht die aktuelle Lösung der Intel-Gießerei darin, etwas zu entwickeln, was Brancheninsider einen Chip-„Sockel“ nennen. Anstatt jeden Chip für den kommerziellen Markt zu charakterisieren, definiert das Unternehmen Spezifikationen und Schnittstellen, damit Chiphersteller diese winzigen Chips mit eingeschränkter Funktionalität entwickeln können, um diese Spezifikationen zu erfüllen. Damit wird ein großes Hindernis auf dem kommerziellen Chipmarkt gelöst. Von der Datengeschwindigkeit bis zum Wärme- und Lärmmanagement muss alles zusammenarbeiten.

Der Ansatz von Intel stützt sich stark auf seine Embedded Multichip Interconnect Bridge (EMIB), die erstmals 2014 eingeführt wurde. „Das wirklich Coole an der EMIB-Basis ist, dass man so viele Chips hinzufügen kann, wie man möchte“, sagte Lalitha Immaneni, Vizepräsidentin für Technologieentwicklung bei Intel. „Wir haben keine Begrenzung für die Menge an IP, die in einem verwendet werden kann.“ Design, und es erhöht nicht die Größe des Interposers, daher ist es kostengünstig und prozessunabhängig. Wir stellen ein Paket-Baugruppen-Design-Kit bereit, das einem herkömmlichen Baugruppen-PDK ähnelt, und geben ihnen die Designregeln, den Referenzablauf. und wir sagen ihnen, was die zulässigen Strukturen sind. Sie stellen alles Zubehör zur Verfügung, das wir für die Montage benötigen.“

Abhängig vom Design können mehrere EMIBs in einem Gehäuse enthalten sein, ergänzt durch thermische Schnittstellenmaterialien (TIMs), um die möglicherweise im Gehäuse eingeschlossene Wärme abzuleiten. TIMs, in der Regel Pads, die die Wärme von der Quelle ableiten sollen, werden immer häufiger eingesetzt, da der Rechenaufwand innerhalb eines Gehäuses zunimmt und die Substrate dünner werden, um die Entfernung, die Signale zurücklegen müssen, zu verkürzen.

Aber je dünner das Substrat, desto weniger effektiv ist es bei der Wärmeableitung, was zu Wärmegradienten führt, die von der Arbeitsbelastung abhängen und daher schwer vorherzusagen sind. Um diese Wärme abzuleiten, sind möglicherweise TIMs, zusätzliche Kühlkörper oder noch exotischere Kühlmethoden wie Mikrofluidik erforderlich.

Sowohl TSMC als auch Samsung bieten Bridges an. Samsung bettet Brücken in die RDL ein (eine Methode namens 2.3D oder I-Cube ETM) und verwendet sie, um Subsysteme mit diesen Brücken zu verbinden, um die Lebensdauer des Siliziums zu beschleunigen. Einige Integrationsarbeiten werden im Voraus in bekanntermaßen guten Modulen durchgeführt, anstatt sich auf Socket-Methoden zu verlassen.

„Die Kombination von zwei, vier oder acht CPUs in einem System ist etwas, was sehr erfahrene Kunden tun können“, sagte Arm-CEO Rene Haas während einer Grundsatzrede auf einer kürzlichen Samsung Foundry-Veranstaltung 128 Verbindungen zuNeuronale Netze Die CPU, die Speicherstruktur, der Interrupt-Controller, der mit der NPU verbunden ist, und der Off-Chip-Bus, der mit einem anderen Chip verbunden ist, erfordern viel Arbeit. In den letzten anderthalb Jahren haben wir viele Leute gesehen, die diese komplexen SoCs gebaut haben und mehr von uns wollten. "

Samsung hat auch Allianzen mit kleineren Chiplieferanten geschlossen, um bestimmte Märkte anzusprechen. Das ursprüngliche Konzept sah vor, dass ein Unternehmen die I/O-Chips herstellen sollte, ein anderes die Verbindung und ein drittes die Logik. Wenn sich dieser Ansatz als machbar erwies, schlossen sich andere Unternehmen an, um den Kunden mehr Optionen zu bieten.

TSMC hat eine Reihe verschiedener Ansätze ausprobiert, darunter RDL- und Nicht-RDL-Bridging, Fan-Out, 2,5D Chip on Wafer Substrate (CoWoS) und System on Integrated Chip (SoIC), ein 3D-IC-Konzept, bei dem Chips sehr stark genutzt werden Kurze Verbindungsleitungen werden im Substrat verpackt und gestapelt. Tatsächlich bietet TSMC Prozessdesign-Kits für nahezu jede Anwendung an und entwickelt aktiv Baugruppen-Design-Kits für fortschrittliche Verpackungen, einschließlich begleitender Referenzdesigns.

Die Herausforderung besteht darin, dass Gießereikunden, die bereit sind, in diese komplexen Pakete zu investieren, zunehmend hochgradig maßgeschneiderte Lösungen wünschen. Um dies zu erreichen, hat TSMC eine neue Sprache namens 3Dblox eingeführt, einen Top-Down-Designansatz, der physische und Verbindungsstrukturen verbindet und die Anwendung von Behauptungen zwischen beiden ermöglicht. Dieser Sandbox-Ansatz ermöglicht es Kunden, jede seiner Verpackungsmethoden zu nutzen – InFO, CoWoS und SoIC. Dies ist auch für das Geschäftsmodell von TSMC von entscheidender Bedeutung, da das Unternehmen die einzige reine Gießerei unter den dreien ist – obwohl sich sowohl Intel als auch Samsung in den letzten Monaten vom Gießereigeschäft distanziert haben.

„Wir haben mit dem Konzept der Modularität begonnen“, sagte Jim Chang, Vizepräsident für Spitzentechnologie und Maskentechnik bei TSMC, während einer Demonstration, als 3Dblox im Jahr 2023 erstmals auf den Markt kam. „Wir können diese Sprachsyntax plus Assertionen verwenden, um einen vollständigen 3D-IC-Stack zu erstellen.“

Chang sagte, der Grund dafür sei ein Mangel an Konsistenz zwischen physischen und Verbindungsdesign-Tools. Aber er fügte hinzu, dass, sobald der Ansatz entwickelt ist, es auch möglich sein wird, den Chip in verschiedenen Designs wiederzuverwenden, da die meisten Funktionen bereits klar definiert sind und die Designs modular sind.

Abbildung 1: TSMCs 3Dblox-Ansatz.Quelle: TSMC

Anschließend brachte Samsung im Dezember 2023 seine eigene Systembeschreibungssprache 3DCODE auf den Markt. Sowohl Samsung als auch TSMC behaupten, dass ihre Sprachen Standards seien, sie ähneln jedoch eher neuen Foundry-Regelplattformen, da es unwahrscheinlich ist, dass die Sprachen außerhalb ihrer eigenen Ökosysteme verwendet werden. Der 2.5D-Ansatz von Intel erfordert keine neue Sprache, da die Regeln durch die Sockelspezifikation vorgegeben werden, und ermöglicht eine gewisse Anpassung auf Kosten einer schnelleren Markteinführung und eines einfacheren Ansatzes für Chipentwickler.

Chip-Challenge

Chips haben offensichtliche Vorteile. Sie können unabhängig an jedem sinnvollen Prozessknoten entworfen werden, was insbesondere für analoge Fähigkeiten wichtig ist. Doch die einzelnen Teile zusammenzufügen und vorhersehbare Ergebnisse zu erzielen, war eine große Herausforderung. Der ursprüngliche Vorschlag von DARPA für eine Lego-ähnliche Architektur erwies sich als viel komplexer als ursprünglich angenommen und würde eine Menge nachhaltiger Anstrengungen seitens des breiteren Ökosystems erfordern, um ihn umzusetzen.

Chipsätze müssen präzise synchronisiert sein, damit kritische Daten ohne Verzögerung verarbeitet, gespeichert und abgerufen werden können. Andernfalls kann es zu Zeitproblemen kommen, wenn eine Berechnung entweder verzögert ist oder nicht mit anderen Berechnungen synchronisiert ist, was zu Verzögerungen und möglichen Deadlocks führen kann. Bei missions- oder sicherheitskritischen Anwendungen kann ein Sekundenverlust schwerwiegende Folgen haben.

Die Vereinfachung des Designprozesses ist insbesondere bei domänenspezifischen Designs ein äußerst komplexes Unterfangen, da es keine einheitlichen Standards gibt. Das Ziel dieser drei Gießereien besteht darin, Unternehmen, die leistungsstarke Chips mit geringem Stromverbrauch entwickeln, mehr Auswahlmöglichkeiten zu bieten. Schätzungen zufolge sind derzeit etwa 30 bis 35 % aller Spitzendesigns für große Systemunternehmen wie Google, Meta, Microsoft und Tesla verantwortlich. Die Wirtschaftlichkeit des Spitzenchip- und Gehäusedesigns hat sich erheblich verändert PPA/C-Formel und Die Kompromisse haben sich ebenfalls erheblich geändert.

Für diese Systemunternehmen entwickelte Chips dürfen nicht kommerziell verkauft werden. Wenn sie also eine höhere Leistung pro Watt erreichen können, können die Design- und Herstellungskosten durch eine geringere Kühlleistung und eine höhere Auslastung – und möglicherweise weniger Server – ausgeglichen werden. Bei Chips, die in Mobilgeräten und kommerziellen Servern verkauft werden, ist das Gegenteil der Fall: Hier können hohe Entwicklungskosten über die Massenproduktion amortisiert werden. Maßgeschneiderte Designs in fortschrittlichen Verpackungen bieten für beide wirtschaftliche Vorteile, allerdings aus ganz unterschiedlichen Gründen.

Verkleinern, vergrößern und verkleinern

Es wird geschätzt, dass es in diesen komplexen Chiplet-Systemen mehrere Arten von Prozessoren geben wird, von denen einige hochspezialisiert sind und andere eher für allgemeine Zwecke bestimmt sind. Aufgrund begrenzter Energiebudgets werden zumindest einige davon wahrscheinlich auf hochmodernen Prozessknoten entwickelt. Fortschrittliche Knoten bieten immer noch eine höhere Energieeffizienz, wodurch mehr Transistoren auf derselben Fläche untergebracht werden können, um die Leistung zu verbessern. Dies ist für KI/ML-Anwendungen von entscheidender Bedeutung, da die schnellere Verarbeitung von mehr Daten mehr Multiplikations-/Akkumulationsoperationen in einer hochparallelen Konfiguration erfordert. Kleinere Transistoren bieten eine höhere Energieeffizienz und ermöglichen mehr Verarbeitung pro Quadratmillimeter Silizium, erfordern jedoch Änderungen an der Gate-Struktur, um Leckagen zu verhindern, weshalb Forksheet-FETs und CFETs auf den Markt kommen.

Kurz gesagt: Prozessführerschaft hat immer noch einen Wert. Als Erster mit modernsten Prozessen auf den Markt zu kommen, ist gut fürs Geschäft, aber es ist nur ein Teil eines größeren Puzzles. Alle drei Gießereien haben Pläne angekündigt, auf Prozesse auf Angström-Niveau umzusteigen. Intel plant, den 18A-Prozess noch in diesem Jahr und den 14A-Prozess einige Jahre später auf den Markt zu bringen.

Abbildung 2: Prozess-Roadmap von Intel.Quelle: Intel Foundry

Unterdessen wird TSMC im Jahr 2027 A16 hinzufügen (siehe Abbildung 3 unten).

Abbildung 3: TSMCs Skalierungs-Roadmap für den Eintritt in die Angström-Ära.Quelle: TSMC

Samsung wird die Auflösung mit seinem SF1.4 um 2027 auf 14 Angström erhöhen und dabei offenbar 18/16 Angström überspringen. (Siehe Abbildung 4)

Abbildung 4: Samsungs Roadmap zur Prozesserweiterung.Quelle: Samsung Foundry

Aus Sicht der Prozessknoten sind alle drei Gießereien auf dem gleichen Weg. Doch beim Fortschritt geht es längst nicht mehr nur um Prozessknoten. Der Fokus liegt zunehmend auf domänenspezifischer Latenz und Leistung pro Watt, und hier bietet sich das Logik-Stacking in einer echten 3D-IC-Konfiguration an, bei dem Hybridverbindungen verwendet werden, um die Chips mit dem Substrat und untereinander zu verbinden. Die Bewegung von Elektronen durch Drähte auf einem planaren Chip ist immer noch am schnellsten (vorausgesetzt, Signale müssen nicht von einem Ende des Chips zum anderen wandern), aber das Stapeln von Transistoren über andere Transistoren ist nicht optimal und in einigen Fällen sogar besser als planar SoCs Besser, da einige vertikale Signalpfade möglicherweise kürzer sind.

In einer aktuellen Präsentation stellte Taejoong Song, Vizepräsident für Foundry Business Development bei Samsung Foundry, eine Roadmap vor, die eine auf einem Substrat montierte Logik-Overlay-Technologie zur Integration von 2-nm-Chips (SF2) mit 4-nm-Chips (SF4X) kombiniert, beide montiert auf einem anderen Untergrund. Dabei handelt es sich im Grunde um einen 3D-IC auf einem 2,5D-Gehäuse, also dem zuvor erwähnten 3,5D- oder 5,5D-Konzept. Song sagte, die Gießerei werde im Jahr 2027 mit dem Stapeln von SF1.4 auf SF2P beginnen. Besonders attraktiv an diesem Ansatz ist die Möglichkeit der Wärmeableitung. Durch die Trennung der Logik von anderen Funktionen kann die Wärme von den gestapelten Chips über das Substrat oder eine der fünf freiliegenden Seiten abgeführt werden.

Abbildung 5: Samsungs 3D-IC-Architektur für KI.Quelle: Samsung

Intel wird unterdessen sein Foveros Direct 3D nutzen, um Logik über Logik zu stapeln, sowohl im persönlichen als auch im persönlichen Gespräch. Laut dem neuesten Whitepaper von Intel ermöglicht dieser Ansatz die Verbindung von Chips oder Wafern verschiedener Hersteller mit einer Bandbreite, die durch den Abstand der Kupfer-Durchkontaktierungen bestimmt wird. In dem Papier heißt es, dass die erste Generation einen Kupferabstand von 9 µm verwenden wird, während die zweite Generation einen Abstand von 3 µm verwenden wird.

Abbildung 6: Intels Foveros Direct 3D.Quelle: Intel

„Echte 3D-ICs kommen mit Foveros und dann auch mit Hybridschlüsseln“, sagte Immaneni von Intel. „Man kann nicht den traditionellen Designweg gehen und alles zusammenfügen, es dann validieren und herausfinden: ‚Ups, ich habe ein Problem.‘ Das können Sie nicht mehr tun, weil Sie dadurch Ihre Zeit verschwenden Sie möchten also wirklich eine Sandbox bereitstellen, um es vorhersehbar zu machen, aber noch bevor ich in diese detaillierte Designumgebung komme, möchte ich meine mechanische/elektrische/thermische Analyse durchführen, damit es keine Unterbrechungen oder Kurzschlüsse gibt Die Last von 3D-IC liegt mehr beim Code-Design als bei der Ausführung.“

Mit Foveros können aktive Logikchips auf einem anderen aktiven oder passiven Chip gestapelt werden, wobei der Basischip alle Chips im Gehäuse mit einem Rastermaß von 36 Mikrometern verbindet. Durch den Einsatz fortschrittlicher Sortiertechnologie kann Intel nach eigenen Angaben 99 % nachweislich funktionierende Chips und 97 % Testausbeute nach dem Zusammenbau garantieren.

Mittlerweile wurde CoWoS von TSMC von NVIDIA und AMD für die fortschrittliche Verpackung ihrer KI-Chips verwendet. CoWoS ist im Wesentlichen ein 2,5D-Ansatz, der einen Interposer verwendet, um den SoC- und HBM-Speicher über Silizium-Durchkontaktierungen zu verbinden. Die Pläne des Unternehmens für SoIC sind sogar noch ehrgeiziger und packen den Logikspeicher zusammen mit anderen Elementen wie Sensoren in einen 3D-IC am vorderen Ende der Produktionslinie ein. Dies kann die Montagezeit für mehrere Schichten, Größen und Funktionen erheblich verkürzen. TSMC behauptet, dass sein Bonding-Schema schnellere und kürzere Verbindungen ermöglicht als andere 3D-IC-Methoden. In einem Bericht heißt es, dass Apple ab dem nächsten Jahr die SoIC-Technologie von TSMC nutzen wird, während AMD seinen Einsatz dieses Ansatzes ausweiten wird.

Weitere Neuerungen

Die vorhandenen Prozess- und Verpackungstechnologien eröffnen die Tür zu einem breiteren Spektrum wettbewerbsfähiger Optionen. Anders als in der Vergangenheit, als große Chiphersteller, Geräteanbieter und EDA-Unternehmen die Chip-Roadmap definierten, bietet die Welt der kleinen Chips Endkunden die Werkzeuge, um diese Entscheidungen zu treffen. Dies ist größtenteils auf den Unterschied zwischen der Anzahl der Funktionen, die in ein Paket gepackt werden können, und der Anzahl der Funktionen, die innerhalb der Einschränkungen der SoC-Maske gepackt werden können, zurückzuführen. Pakete können je nach Bedarf horizontal oder vertikal skaliert werden und in einigen Fällen können sie die Leistung durch vertikale Grundrissplanung verbessern.

Doch angesichts der enormen Möglichkeiten in der Cloud und am Edge, insbesondere angesichts der zunehmenden Verbreitung künstlicher Intelligenz, liefern sich die drei großen Foundries und ihre Ökosysteme einen Wettlauf um die Entwicklung neuer Fähigkeiten und Funktionen. In einigen Fällen erfordert dies die Nutzung der bereits vorhandenen Ressourcen. In anderen Fällen ist eine völlig neue Technologie erforderlich.

Samsung hat beispielsweise damit begonnen, detaillierte Pläne für ein benutzerdefiniertes HBM auszuarbeiten, das einen 3D-DRAM-Stack mit einer konfigurierbaren Logikschicht darunter umfasst. Dies ist das zweite Mal, dass dieser Ansatz verwendet wird. Bereits 2011 entwickelten Samsung und Micron gemeinsam hybride Speicherwürfel, die einen DRAM-Stack auf einer Logikschicht verpackten. Nachdem JEDEC HBM zum Standard gemacht hatte, gewann HBM den Krieg und HMC verschwand praktisch. Aber am HMC-Ansatz ist nichts auszusetzen, es ist nur das falsche Timing.

Samsung plant, im neuen Formfaktor optional maßgeschneidertes HBM anzubieten. Der Speicher ist einer der Schlüsselfaktoren, die die Leistung bestimmen, und die Fähigkeit, Daten schneller zu lesen, zu schreiben und in den Speicher und den Prozessor zu verschieben, kann erhebliche Auswirkungen auf die Leistung und den Stromverbrauch haben. Diese Zahlen können erheblich verbessert werden, wenn der Speicher für eine bestimmte Arbeitslast oder einen bestimmten Datentyp geeignet dimensioniert ist und wenn einige Verarbeitungsvorgänge innerhalb des Speichermoduls durchgeführt werden können, sodass weniger Daten verschoben werden müssen.

Abbildung 7: Samsung-Roadmap und Innovation. Quelle: Semiconductor Engineering/MemCon 2024

Unterdessen arbeitet Intel an einer besseren Möglichkeit, dicht gepackte Transistoren mit Strom zu versorgen, ein anhaltendes Problem, da die Transistordichte und die Anzahl der Metallschichten zunehmen. In der Vergangenheit wurde die Stromversorgung von der Oberseite des Chips nach unten geleitet, doch an den fortschrittlichsten Knoten treten zwei Probleme auf. Eine davon ist die Herausforderung, jedem Transistor tatsächlich genügend Leistung zuzuführen. Das zweite ist Rauschen, das von der Stromversorgung, dem Substrat oder elektromagnetischen Störungen herrühren kann. Ohne ordnungsgemäße Abschirmung – was bei jedem neuen Knoten immer schwieriger wird, da Dielektrika und Drähte dünner werden – kann Rauschen die Signalintegrität beeinträchtigen.

Die Stromversorgung über die Rückseite des Chips minimiert solche Probleme und reduziert die Überlastung der Leitungen. Es bringt aber auch andere Herausforderungen mit sich, beispielsweise die Frage, wie Löcher in dünnere Substrate gebohrt werden können, ohne die Struktur zu beschädigen. Intel hat sich offenbar mit diesen Problemen befasst und plant, noch in diesem Jahr seine rückseitige Stromversorgungslösung PowerVia auf den Markt zu bringen.

TSMC gab bekannt, dass es plant, im Jahr 2026/2027 die A16-Rückseitenstromversorgung einzuführen. Der Zeitplan von Samsung ist ungefähr derselbe und wird die Stromversorgung auf der Rückseite im SF2Z-2-nm-Prozess ermöglichen.

Intel kündigte außerdem Pläne für Glassubstrate an, die eine bessere Ebenheit und geringere Fehlerraten als CMOS bieten. Dies ist besonders wichtig bei fortgeschrittenen Knotenpunkten, wo selbst nanoskalige Vertiefungen Probleme verursachen können. Wie bei der Stromversorgung der Rückseite gibt es zahlreiche Verarbeitungsprobleme. Der Vorteil besteht darin, dass Glas den gleichen Wärmeausdehnungskoeffizienten wie Silizium hat und daher mit der Ausdehnung und Kontraktion von Siliziumkomponenten wie Chips kompatibel ist. Nach Jahren der Vernachlässigung wurde Glas plötzlich sehr attraktiv. Tatsächlich arbeiten sowohl TSMC als auch Samsung an Glassubstraten, und die gesamte Branche beginnt, mit Glas zu entwerfen, es zu handhaben, ohne es zu zerbrechen, und es zu prüfen.

Gleichzeitig legt TSMC großen Wert auf den Aufbau eines Ökosystems und den Ausbau seiner Prozessprodukte. Viele Brancheninsider sagen, der wahre Vorteil von TSMC sei die Fähigkeit, Prozessentwicklungskits für nahezu jeden Prozess oder jedes Paket bereitzustellen. Laut Nikkei produziert die Gießerei etwa 90 % der weltweit fortschrittlichsten Chips. Es verfügt außerdem über die fortschrittlichste Verpackungserfahrung und das größte und umfassendste Ökosystem aller Gießereien, was wichtig ist.

Dieses Ökosystem ist von entscheidender Bedeutung. Die Chipindustrie ist sehr komplex und vielfältig, und kein einzelnes Unternehmen kann alles abdecken. Die Frage für die Zukunft ist, wie vollständig diese Ökosysteme sein werden, insbesondere wenn die Anzahl der Prozesse weiter wächst. EDA-Anbieter sind beispielsweise wichtige Wegbereiter und Designteams benötigen Automatisierung, damit jeder Prozess oder Verpackungsansatz erfolgreich ist. Doch je mehr Prozess- und Verpackungsoptionen es gibt, desto schwieriger ist es für EDA-Anbieter, jede inkrementelle Änderung oder Verbesserung zu unterstützen, und die Verzögerungszeit zwischen Ankündigung und Lieferung kann länger sein.

abschließend

Die jüngsten Ausfälle in der Lieferkette und die Geopolitik haben die Vereinigten Staaten und Europa davon überzeugt, dass sie die Produktion in ihre Heimat zurückholen und eine „freundliche Migration“ betreiben müssen. Die Investitionen in Halbleiterfabriken, Ausrüstung, Werkzeuge und Forschung sind beispiellos. Welche Auswirkungen dies auf die drei großen Gießereien haben wird, bleibt abzuwarten, aber es gibt sicherlich einige Impulse für neue Technologien wie Co-Packed-Optik, eine Vielzahl neuer Materialien und kryogenes Computing.

Die Auswirkungen all dieser Veränderungen auf den Marktanteil lassen sich immer schwerer nachvollziehen. Es geht nicht mehr darum, welche Gießerei Chips auf dem kleinsten Prozessknoten produziert oder wie viele Chips versendet werden. Ein erweitertes Paket kann Dutzende von Chiplets enthalten. Der eigentliche Schlüssel liegt darin, den Kunden wichtige Lösungen schnell und effizient liefern zu können. In einigen Fällen ist die Leistung pro Watt der treibende Faktor, in anderen Fällen kann es die Zeit bis zum Erreichen von Ergebnissen sein, wobei der Stromverbrauch eine untergeordnete Rolle spielt. In anderen Fällen kann es sein, dass nur ein führender Hersteller eine ausreichende Anzahl an Merkmalskombinationen bereitstellen kann. Aber es ist klar, dass der Wettbewerb in den Gießereien viel komplexer ist als je zuvor, und er wird immer komplexer. In dieser hochkomplexen Welt greifen einfache Vergleichsmaßstäbe nicht mehr.

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