Artikel ini disusun dari semiengineering oleh Semiconductor Industry Perspective (ID: ICVIEWS)

Ketika keunggulan penskalaan planar berkurang, persaingan OEM di bidang tiga dimensi dan teknologi baru semakin meningkat.

Tiga pabrik pengecoran mutakhir—Intel, Samsung, dan TSMC—telah mulai mengisi beberapa bagian penting dari peta jalan mereka, menambahkan tanggal pengiriman yang agresif untuk teknologi chip generasi mendatang dan mempersiapkan landasan untuk peningkatan kinerja secara signifikan dan pengiriman desain khusus yang lebih cepat meletakkan fondasinya.

Berbeda dengan masa lalu, ketika hanya ada satu peta jalan industri yang menentukan cara berpindah ke node proses berikutnya, saat ini tiga pabrik pengecoran logam terbesar semakin menentukan jalurnya sendiri. Semuanya bergerak ke arah umum yang sama, dengan transistor dan kemasan 3D, serangkaian teknologi pendukung dan penskalaan, serta ekosistem yang lebih besar dan beragam. Namun beberapa perbedaan utama muncul dalam pendekatan, arsitektur, dan dukungan pihak ketiga.

Peta jalan dari ketiganya menunjukkan bahwa penskalaan transistor akan berlanjut setidaknya hingga kisaran 18/16/14 angstrom, dengan kemungkinan pergeseran dari nanosheet dan transistor efek medan (FET) lintas chip ke transistor efek medan komplementer (CFET) di beberapa titik. titik di masa depan. Pendorong utamanya adalah kecerdasan buatan/pembelajaran mesin dan proliferasi data yang perlu diproses, yang dalam banyak kasus akan melibatkan pemrosesan berbagai elemen, seringkali dengan tingkat redundansi dan homogenitas yang tinggi, untuk mencapai hasil yang lebih tinggi.

Dalam kasus lain, desain ini mungkin berisi lusinan atau ratusan chip, beberapa untuk tipe data tertentu dan lainnya untuk pemrosesan yang lebih umum. Chip tersebut dapat dipasang pada substrat dalam konfigurasi 2.5D, sebuah pendekatan yang mendapatkan daya tarik di pusat data karena menyederhanakan integrasi memori bandwidth tinggi (HBM) dan juga telah diterapkan pada perangkat seluler yang, antara lain, Contohnya termasuk sensor gambar, catu daya, dan logika digital tambahan untuk fungsi yang tidak kritis. Ketiga pengecoran sedang mengerjakan IC 3D lengkap. Dan juga akan tersedia opsi hibrid, di mana logika ditumpuk di atas logika dan dipasang pada substrat, namun dipisahkan dari fungsi lain untuk meminimalkan dampak fisik seperti panas - konfigurasi heterogen ini dikenal sebagai 3.5D dan 5.5D.

Kustomisasi cepat dan massal

Salah satu perubahan terbesar adalah menghadirkan desain khusus domain ke pasar lebih cepat dibandingkan sebelumnya. Hal ini mungkin terdengar biasa saja, namun bagi banyak chip mutakhir, persaingan merupakan suatu keharusan dan memerlukan perubahan mendasar dalam cara chip dirancang, diproduksi, dan dikemas. Agar pendekatan ini dapat berhasil, diperlukan kombinasi standar, solusi konektivitas inovatif, dan berbagai disiplin ilmu teknik yang, di masa lalu, memiliki interaksi yang terbatas atau tidak ada sama sekali satu sama lain.

Kadang-kadang disebut sebagai "kustomisasi massal", ini mencakup pengorbanan daya, kinerja, dan area/biaya (PPA/C) yang biasa, serta opsi perakitan cepat. Ini adalah potensi komponen chip yang heterogen, dan dari perspektif penskalaan, ini menandai fase berikutnya dari Hukum Moore. Seluruh ekosistem semikonduktor secara bertahap telah meletakkan dasar bagi transisi ini selama lebih dari satu dekade.

Namun membuat chip yang heterogen—yang pada dasarnya merupakan IP yang diperkeras dari beberapa vendor dan pabrik pengecoran logam—bekerja sama merupakan tantangan teknik yang perlu sekaligus menakutkan. Langkah pertama adalah menghubungkan chip bersama-sama dengan cara yang konsisten untuk mencapai hasil yang dapat diprediksi, dan di sinilah pengecoran berupaya keras, terutama dalam standar Universal Chip Interconnect Express (UCIe) dan Bundle of Wire (BoW). Meskipun konektivitas ini merupakan persyaratan utama bagi ketiganya, hal ini juga merupakan salah satu bidang perselisihan utama.

Hingga 3D-IC terintegrasi sepenuhnya, solusi terkini dari pabrik pengecoran Intel adalah mengembangkan apa yang oleh orang dalam industri disebut sebagai "soket" chip. Daripada mengkarakterisasi setiap chip untuk pasar komersial, perusahaan mendefinisikan spesifikasi dan antarmuka sehingga vendor chip dapat mengembangkan chip kecil ini dengan fungsionalitas terbatas untuk memenuhi spesifikasi tersebut. Hal ini memecahkan hambatan besar di pasar chip komersial. Dari kecepatan data hingga manajemen panas dan kebisingan, semuanya harus bekerja sama.

Pendekatan Intel sangat bergantung pada Embedded Multichip Interconnect Bridge (EMIB), yang pertama kali diperkenalkan pada tahun 2014. “Hal yang sangat keren tentang basis EMIB adalah Anda dapat menambahkan chip sebanyak yang Anda inginkan,” kata Lalitha Immaneni, wakil presiden pengembangan teknologi di Intel. “Kami tidak memiliki batasan jumlah IP yang dapat digunakan dalam a desain, dan tidak menambah ukuran interposer, sehingga hemat biaya dan tidak bergantung pada proses. Kami menyediakan kit desain perakitan paket yang seperti PDK perakitan tradisional dan kami memberi mereka aturan desain, aliran referensi, dan kami memberi tahu mereka struktur apa saja yang diizinkan. Mereka menyediakan aksesori apa pun yang kami perlukan untuk merakitnya.”

Tergantung pada desainnya, mungkin terdapat beberapa EMIB dalam satu paket, dilengkapi dengan bahan antarmuka termal (TIM) untuk menghilangkan panas yang mungkin terperangkap di dalam paket. TIM, biasanya bantalan yang dirancang untuk menghantarkan panas menjauh dari sumbernya, menjadi lebih umum seiring dengan meningkatnya jumlah komputasi dalam suatu paket dan substrat menjadi lebih tipis untuk memperpendek jarak yang perlu ditempuh sinyal.

Namun semakin tipis medianya, semakin kurang efektif media tersebut dalam membuang panas, sehingga menghasilkan gradien termal yang bergantung pada beban kerja sehingga sulit diprediksi. Menghilangkan panas ini mungkin memerlukan TIM, heat sink tambahan, atau bahkan metode pendinginan yang lebih eksotis seperti mikrofluida.

Baik TSMC dan Samsung menawarkan jembatan. Samsung menyematkan jembatan di RDL (metode yang disebut 2.3D atau I-Cube ETM) dan menggunakannya untuk menghubungkan subsistem ke jembatan ini guna mempercepat masa pakai silikon. Beberapa pekerjaan integrasi akan dilakukan terlebih dahulu dalam modul yang dikenal baik daripada mengandalkan metode soket.

“Menggabungkan dua, empat, atau delapan CPU ke dalam suatu sistem adalah sesuatu yang diketahui oleh pelanggan yang sangat matang,” kata CEO Arm Rene Haas dalam pidato utama di acara Samsung Foundry baru-baru ini 128 koneksi keJaringan Syaraf CPU, struktur memori, pengontrol interupsi yang berinteraksi dengan NPU, dan bus off-chip yang terhubung ke chip lain, maka ini memerlukan banyak pekerjaan. Selama satu setengah tahun terakhir, kami telah melihat banyak orang membangun SoC yang kompleks ini dan menginginkan lebih banyak dari kami. "

Samsung juga telah membentuk aliansi pemasok chip yang lebih kecil untuk menargetkan pasar tertentu. Konsep awalnya adalah satu perusahaan membuat chip I/O, perusahaan lain membuat interkoneksi, dan perusahaan ketiga membuat logika, dan ketika pendekatan tersebut terbukti layak, perusahaan lain akan bergabung untuk memberikan lebih banyak pilihan kepada pelanggan.

TSMC telah mencoba sejumlah pendekatan berbeda, termasuk bridging RDL dan non-RDL, fan-out, 2.5D Chip on Wafer Substrate (CoWoS), dan System on Integrated Chip (SoIC), sebuah konsep 3D-IC yang menggunakan chip dengan sangat efisien. Jalur interkoneksi pendek dikemas dan ditumpuk di dalam media. Faktanya, TSMC menawarkan kit desain proses untuk hampir setiap aplikasi dan telah secara aktif membuat kit desain perakitan untuk pengemasan tingkat lanjut, termasuk desain referensi yang menyertainya.

Tantangannya adalah pelanggan pengecoran logam yang ingin berinvestasi dalam paket kompleks ini semakin menginginkan solusi yang dapat disesuaikan dengan kebutuhan. Untuk mencapai hal ini, TSMC telah memperkenalkan bahasa baru yang disebut 3Dblox, pendekatan desain top-down yang memadukan struktur fisik dan koneksi, sehingga memungkinkan penerapan pernyataan di antara keduanya. Pendekatan sandbox ini memungkinkan pelanggan memanfaatkan metode pengemasan apa pun - InFO, CoWoS, dan SoIC. Hal ini juga penting untuk model bisnis TSMC, karena perusahaan ini adalah satu-satunya perusahaan pengecoran murni di antara ketiganya – meskipun Intel dan Samsung telah menjauhkan diri dari bisnis pengecoran dalam beberapa bulan terakhir.

“Kami memulai dengan konsep modularitas,” Jim Chang, wakil presiden teknologi canggih dan rekayasa masker TSMC, mengatakan dalam demonstrasi ketika 3Dblox pertama kali diluncurkan pada tahun 2023. "Kita dapat menggunakan sintaksis bahasa ini ditambah pernyataan untuk membangun tumpukan IC 3D yang lengkap."

Chang mengatakan alasannya adalah kurangnya konsistensi antara alat desain fisik dan koneksi. Namun dia menambahkan bahwa setelah pendekatan ini dikembangkan, chip tersebut juga dapat digunakan kembali dalam desain yang berbeda karena sebagian besar fiturnya sudah terdefinisi dengan baik dan desainnya bersifat modular.

Gambar 1: Pendekatan 3Dblox TSMC.Sumber: TSMC

Samsung kemudian meluncurkan bahasa deskripsi sistemnya sendiri 3DCODE pada bulan Desember 2023. Baik Samsung dan TSMC mengklaim bahasa mereka adalah standar, tetapi mereka lebih seperti platform aturan pengecoran baru karena bahasa tersebut kemungkinan tidak akan digunakan di luar ekosistem mereka sendiri. Pendekatan 2.5D Intel tidak memerlukan bahasa baru karena aturannya ditentukan oleh spesifikasi soket, dan memungkinkan beberapa penyesuaian dengan mengorbankan waktu pemasaran yang lebih cepat dan pendekatan yang lebih sederhana bagi pengembang chip.

Tantangan Chip

Keripik memiliki keunggulan yang jelas. Mereka dapat dirancang secara independen pada setiap node proses yang masuk akal, yang terutama penting untuk kemampuan analog. Namun bagaimana menyatukan semuanya dan menghasilkan hasil yang dapat diprediksi merupakan tantangan besar. Proposal awal DARPA untuk arsitektur mirip Lego ternyata jauh lebih kompleks dari yang dibayangkan sebelumnya, dan memerlukan banyak upaya berkelanjutan dari ekosistem yang lebih luas untuk mewujudkannya.

Chipset perlu disinkronkan secara tepat agar data penting dapat diproses, disimpan, dan diambil tanpa penundaan. Jika tidak, masalah waktu dapat timbul ketika satu penghitungan tertunda atau tidak sinkron dengan penghitungan lainnya, sehingga mengakibatkan penundaan dan potensi kebuntuan. Dalam aplikasi misi atau keselamatan penting, kehilangan satu detik pun dapat menimbulkan konsekuensi serius.

Menyederhanakan proses desain adalah upaya yang sangat kompleks, terutama untuk desain khusus domain, karena tidak ada standar terpadu. Tujuan dari ketiga pengecoran ini adalah untuk memberikan lebih banyak pilihan bagi perusahaan yang mengembangkan chip berkinerja tinggi dan berdaya rendah. Diperkirakan sekitar 30% hingga 35% dari semua desain terdepan saat ini bertanggung jawab atas perusahaan sistem besar seperti Google, Meta, Microsoft, dan Tesla. Keekonomian desain chip dan paket terdepan telah mengalami perubahan signifikan, dan Formula PPA/C dan trade-offnya juga telah berubah secara signifikan.

Chip yang dikembangkan untuk perusahaan sistem ini tidak boleh dijual secara komersial. Jadi jika mereka dapat mencapai kinerja per watt yang lebih tinggi, biaya desain dan produksi dapat diimbangi dengan daya pendinginan yang lebih rendah dan pemanfaatan yang lebih tinggi – dan kemungkinan jumlah server yang lebih sedikit. Untuk chip yang dijual ke perangkat seluler dan server komersial, hal sebaliknya terjadi, yaitu biaya pengembangan yang tinggi dapat diamortisasi selama produksi bervolume tinggi. Desain khusus dalam kemasan canggih memiliki manfaat ekonomi untuk keduanya, namun untuk alasan yang sangat berbeda.

Perkecil, perbesar dan perkecil

Diperkirakan bahwa dalam sistem chiplet yang kompleks ini akan terdapat berbagai jenis prosesor, beberapa sangat terspesialisasi dan lainnya lebih bertujuan umum. Karena terbatasnya anggaran listrik, setidaknya beberapa di antaranya kemungkinan besar akan dikembangkan pada node proses yang canggih. Node tingkat lanjut masih menawarkan efisiensi energi yang lebih besar, yang memungkinkan lebih banyak transistor dimasukkan ke dalam area yang sama untuk meningkatkan kinerja. Hal ini penting untuk aplikasi AI/ML karena memproses lebih banyak data dengan lebih cepat memerlukan lebih banyak operasi penggandaan/akumulasi dalam konfigurasi yang sangat paralel. Transistor yang lebih kecil menawarkan efisiensi energi yang lebih besar, memungkinkan lebih banyak pemrosesan per milimeter persegi silikon, namun memerlukan perubahan pada struktur gerbang untuk mencegah kebocoran, itulah sebabnya FET dan CFET forksheet hadir.

Singkatnya, kepemimpinan proses masih memiliki nilai. Menjadi yang pertama memasuki pasar dengan proses mutakhir memang baik untuk bisnis, namun itu hanyalah salah satu bagian dari teka-teki yang lebih besar. Ketiga pabrik pengecoran telah mengumumkan rencana untuk beralih ke proses tingkat angstrom. Intel berencana meluncurkan proses 18A tahun ini dan proses 14A beberapa tahun kemudian.

Gambar 2: Peta jalan proses Intel.Sumber: Intel Foundry

Sedangkan TSMC akan menambah A16 pada tahun 2027 (lihat Gambar 3 di bawah).

Gambar 3: Peta jalan penskalaan TSMC memasuki era angstrom.Sumber: TSMC

Samsung akan meningkatkan resolusi menjadi 14 angstrom dengan SF1.4-nya sekitar tahun 2027, tampaknya melewatkan 18/16 angstrom. (Lihat Gambar 4)

Gambar 4: Peta jalan perluasan proses Samsung.Sumber: Samsung Foundry

Dari perspektif simpul proses, ketiga pengecoran berada di jalur yang sama. Namun kemajuan tidak lagi hanya tentang node proses. Ada peningkatan fokus pada latensi dan kinerja per watt spesifik domain, dan di sinilah penumpukan logika mengambil keuntungan dalam konfigurasi 3D-IC yang sebenarnya, menggunakan ikatan hibrid untuk menghubungkan chip ke substrat dan satu sama lain. Memindahkan elektron melalui kabel pada chip planar masih tercepat (dengan asumsi sinyal tidak harus berpindah dari satu ujung chip ke ujung lainnya), namun menumpuk transistor di atas transistor lain kurang optimal, dan dalam beberapa kasus bahkan lebih baik daripada planar. SoCs Lebih baik karena beberapa jalur sinyal vertikal mungkin lebih pendek.

Dalam presentasinya baru-baru ini, Taejoong Song, wakil presiden pengembangan bisnis pengecoran di Samsung Foundry, mempresentasikan peta jalan yang menampilkan teknologi overlay logika yang dipasang pada substrat untuk mengintegrasikan chip 2nm (SF2) dengan chip 4nm (SF4X) yang digabungkan, keduanya dipasang. pada substrat lain. Ini pada dasarnya adalah 3D-IC pada paket 2.5D, yang merupakan konsep 3.5D atau 5.5D yang disebutkan sebelumnya. Song mengatakan pengecoran akan mulai menumpuk SF1.4 di SF2P pada tahun 2027. Hal yang menarik dari pendekatan ini adalah kemungkinan menghilangkan panas. Dengan memisahkan logika dari fungsi lainnya, panas dapat dihilangkan dari tumpukan chip melalui media atau salah satu dari lima sisi yang terbuka.

Gambar 5: Arsitektur 3D-IC Samsung untuk AI.Sumber: Samsung

Intel, sementara itu, akan memanfaatkan Foveros Direct 3D untuk menumpuk logika di atas logika, baik tatap muka maupun tatap muka. Menurut buku putih terbaru Intel, pendekatan ini memungkinkan chip atau wafer dari pabrik pengecoran berbeda untuk dihubungkan dengan bandwidth yang ditentukan oleh tembaga melalui jarak. Makalah tersebut menyebutkan bahwa generasi pertama akan menggunakan spasi tembaga 9µm, sedangkan generasi kedua akan menggunakan spasi 3µm.

Gambar 6: Foveros Direct 3D dari Intel.Sumber: Intel

“IC 3D asli hadir dengan Foveros dan juga kunci hybrid,” kata Immaneni dari Intel. “Anda tidak dapat mengikuti jalur desain tradisional dan menggabungkan semuanya lalu memvalidasinya dan menemukan, 'Ups, saya punya masalah.' Anda tidak dapat melakukan itu lagi karena Anda akan memengaruhi waktu Anda pasar. Jadi Anda Benar-benar ingin menyediakan kotak pasir agar dapat diprediksi, tetapi bahkan sebelum saya masuk ke lingkungan desain terperinci ini, saya ingin menjalankan analisis mekanis/listrik/termal sehingga saya bisa beban 3D-IC lebih pada desain kode daripada eksekusi.”

Foveros memungkinkan chip logika aktif untuk ditumpuk di atas chip aktif atau pasif lainnya, menggunakan chip dasar untuk menghubungkan semua chip dalam paket dengan pitch 36 mikron. Dengan memanfaatkan teknologi penyortiran canggih, Intel mengklaim dapat menjamin 99% chip yang dikenal bagus dan 97% hasil pengujian pasca-perakitan.

Sementara itu, CoWoS TSMC telah digunakan oleh NVIDIA dan AMD untuk pengemasan lanjutan chip AI mereka. CoWoS pada dasarnya adalah pendekatan 2.5D yang menggunakan interposer untuk menghubungkan memori SoC dan HBM melalui via silikon. Rencana perusahaan untuk SoIC bahkan lebih ambisius, mengemas memori logika dalam 3D-IC di bagian depan lini produksi, bersama dengan elemen lain seperti sensor. Hal ini secara signifikan dapat mengurangi waktu perakitan untuk beberapa lapisan, ukuran dan fitur. TSMC mengklaim bahwa skema pengikatannya memungkinkan koneksi yang lebih cepat dan lebih pendek dibandingkan metode 3D-IC lainnya. Sebuah laporan mengklaim bahwa Apple akan menggunakan teknologi SoIC TSMC mulai tahun depan, sementara AMD akan memperluas penggunaan pendekatan ini.

Inovasi lainnya

Teknologi proses dan pengemasan yang diterapkan membuka pintu bagi pilihan kompetitif yang lebih luas. Berbeda dengan masa lalu ketika produsen chip besar, vendor peralatan, dan perusahaan EDA menentukan peta jalan chip, dunia chip kecil menyediakan alat bagi konsumen akhir untuk mengambil keputusan. Hal ini sebagian besar disebabkan oleh perbedaan jumlah fitur yang dapat dimasukkan ke dalam sebuah paket versus jumlah fitur yang dapat dimasukkan ke dalam batasan masker SoC. Paket dapat diskalakan secara horizontal atau vertikal sesuai kebutuhan, dan dalam beberapa kasus, paket dapat meningkatkan kinerja melalui perencanaan lantai vertikal.

Namun mengingat besarnya peluang di cloud dan edge, terutama seiring dengan semakin maraknya kecerdasan buatan, tiga pabrik pengecoran logam besar dan ekosistemnya berlomba untuk mengembangkan kemampuan dan fitur baru. Dalam beberapa kasus, hal ini memerlukan pemanfaatan sumber daya yang sudah mereka miliki. Dalam kasus lain, hal ini memerlukan teknologi yang benar-benar baru.

Samsung, misalnya, telah mulai merinci rencana untuk HBM khusus yang menyertakan tumpukan DRAM 3D dengan lapisan logika yang dapat dikonfigurasi di bawahnya. Ini adalah kedua kalinya pendekatan ini digunakan. Pada tahun 2011, Samsung dan Micron bersama-sama mengembangkan kubus memori hybrid yang mengemas tumpukan DRAM pada lapisan logika. Setelah JEDEC menjadikan HBM sebagai standar, HBM memenangkan perang dan HMC pada dasarnya menghilang. Namun tidak ada yang salah dengan pendekatan HMC, hanya saja waktunya tidak tepat.

Samsung berencana untuk menawarkan HBM yang disesuaikan sebagai opsi dalam faktor bentuk baru. Memori adalah salah satu faktor kunci yang menentukan kinerja, dan kemampuan membaca, menulis, dan memindahkan data ke dan dari memori dan prosesor dengan lebih cepat dapat berdampak signifikan terhadap kinerja dan konsumsi daya. Angka-angka ini dapat ditingkatkan secara signifikan jika ukuran memori sesuai untuk beban kerja atau tipe data tertentu, dan jika beberapa pemrosesan dapat dilakukan di dalam modul memori sehingga lebih sedikit data yang perlu dipindahkan.

Gambar 7: Peta jalan dan inovasi Samsung. Sumber: Teknik Semikonduktor/MemCon 2024

Sementara itu, Intel telah berupaya menemukan cara yang lebih baik untuk memberi daya pada transistor yang padat, masalah yang terus berlanjut seiring dengan meningkatnya kepadatan transistor dan jumlah lapisan logam. Di masa lalu, daya disalurkan dari atas chip, namun ada dua masalah yang muncul pada node yang paling canggih. Salah satunya adalah tantangan untuk memberikan daya yang cukup ke setiap transistor. Yang kedua adalah kebisingan, yang mungkin berasal dari catu daya, media, atau interferensi elektromagnetik. Tanpa pelindung yang tepat—yang menjadi semakin sulit di setiap node baru karena dielektrik dan kabel semakin tipis—noise dapat memengaruhi integritas sinyal.

Memberi daya melalui bagian belakang chip meminimalkan masalah tersebut dan mengurangi kemacetan saluran. Namun hal ini juga membawa tantangan lain, seperti cara mengebor lubang pada substrat yang lebih tipis tanpa merusak strukturnya. Intel rupanya telah mengatasi masalah ini dan berencana meluncurkan solusi catu daya sisi belakang PowerVia tahun ini.

TSMC mengatakan pihaknya berencana untuk menerapkan pasokan listrik bagian belakang A16 pada tahun 2026/2027. Garis waktu Samsung kira-kira sama dan akan mengaktifkan daya bagian belakang dalam proses SF2Z 2nm.

Intel juga mengumumkan rencana untuk substrat kaca, yang menawarkan kerataan lebih baik dan tingkat kerusakan lebih rendah dibandingkan CMOS. Hal ini sangat penting terutama pada node tingkat lanjut, yang bahkan lubang berskala nano pun dapat menimbulkan masalah. Seperti halnya memberi daya pada bagian belakang, banyak masalah pemrosesan. Keuntungannya adalah kaca memiliki koefisien muai panas yang sama dengan silikon, sehingga kompatibel dengan muai dan kontraksi komponen silikon seperti chip. Setelah bertahun-tahun diabaikan, kaca tiba-tiba menjadi sangat menarik. Faktanya, TSMC dan Samsung sedang mengerjakan substrat kaca, dan seluruh industri mulai mendesain dengan kaca, menanganinya tanpa merusaknya, dan memeriksanya.

Pada saat yang sama, TSMC sangat mementingkan membangun ekosistem dan memperluas produk prosesnya. Banyak orang dalam industri mengatakan keunggulan nyata TSMC adalah kemampuannya menyediakan kit pengembangan proses untuk hampir semua proses atau paket. Menurut Nikkei, pabrik pengecoran tersebut memproduksi sekitar 90% chip tercanggih di dunia. Ia juga memiliki pengalaman pengemasan tercanggih dan ekosistem terbesar dan terluas di antara semua pengecoran logam, dan ini penting.

Ekosistem ini sangat penting. Industri chip sangat kompleks dan beragam, dan tidak ada satu perusahaan pun yang mampu melakukan semuanya. Pertanyaannya ke depan adalah seberapa lengkap ekosistem ini, terutama jika jumlah proses terus bertambah. Misalnya, vendor EDA adalah pendukung penting dan tim desain memerlukan otomatisasi agar proses atau pendekatan pengemasan apa pun agar berhasil. Namun semakin banyak pilihan proses dan pengemasan, semakin sulit bagi vendor EDA untuk mendukung setiap perubahan atau peningkatan bertahap, dan jeda waktu antara pengumuman dan pengiriman bisa lebih lama.

Kesimpulannya

Kegagalan rantai pasokan dan geopolitik baru-baru ini telah meyakinkan Amerika Serikat dan Eropa bahwa mereka perlu mengembalikan sektor manufaktur dan melakukan “migrasi ramah”. Investasi pada pabrik, peralatan, perkakas, dan penelitian semikonduktor belum pernah terjadi sebelumnya. Dampak dari hal ini terhadap tiga pabrik pengecoran besar masih harus dilihat, namun hal ini tentunya memberikan dorongan bagi teknologi baru seperti optik yang dikemas bersama, sejumlah material baru, dan komputasi kriogenik.

Dampak dari seluruh perubahan ini terhadap pangsa pasar semakin sulit dilacak. Ini bukan lagi soal pengecoran mana yang memproduksi chip pada node proses terkecil, atau bahkan berapa banyak chip yang dikirimkan. Paket lanjutan mungkin memiliki lusinan chiplet. Kunci sebenarnya adalah mampu memberikan solusi penting kepada pelanggan dengan cepat dan efisien. Dalam beberapa kasus, faktor pendorongnya adalah kinerja per watt, sementara dalam kasus lain mungkin tergantung pada waktu untuk mencapai hasil, dengan konsumsi daya menjadi pertimbangan kedua. Dalam kasus lain, mungkin hanya satu pengecoran terkemuka yang dapat menyediakan kombinasi fitur dalam jumlah yang memadai. Namun jelas bahwa persaingan pengecoran logam jauh lebih kompleks dari sebelumnya, dan semakin kompleks. Di dunia yang sangat kompleks ini, metrik komparatif yang sederhana tidak lagi berlaku.

*Penafian: Artikel ini dibuat oleh penulis asli. Isi artikel adalah pendapat pribadinya, kami mencetak ulang hanya untuk berbagi dan berdiskusi, bukan berarti kami setuju atau menyetujuinya.