この記事は Semiconductor Industry Perspective (ID: ICVIEWS) によるセミエンジニアリングから編集されました。

平面スケーリングの利点が薄れるにつれて、3 次元分野および新技術における OEM 競争が激化しています。

インテル、サムスン、TSMC の 3 つの最先端のファウンドリは、ロードマップのいくつかの重要な部分を埋め始め、将来世代のチップ技術の納期を積極的に追加し、パフォーマンスの大幅な向上とカスタム設計の納期の短縮に向けた準備を整えています。基礎を築きます。

次のプロセスノードへの移行方法を決定する業界ロードマップが 1 つしかなかった以前とは異なり、現在では 3 大ファウンドリが独自の道をますます開拓しています。 3D トランジスタとパッケージング、さまざまな実現およびスケーリング技術、そしてより大規模で多様なエコシステムなど、それらはすべて同じ方向に進んでいます。ただし、アプローチ、アーキテクチャ、サードパーティのサポートにおいて、いくつかの重要な違いが現れています。

3 つすべてのロードマップは、トランジスタのスケーリングが少なくとも 18/16/14 オングストロームの範囲まで継続し、場合によってはナノシートおよびクロスチップ電界効果トランジスタ (FET) から相補型電界効果トランジスタ (CFET) に移行する可能性があることを示しています。将来のポイント。主な要因は、人工知能/機械学習と、処理が必要なデータの急増です。多くの場合、より高いスループットを達成するために、多くの場合、高レベルの冗長性と均質性を備えた要素配列の処理が必要になります。

場合によっては、これらの設計には数十または数百のチップが含まれており、一部は特定のデータ型用で、その他はより一般的な処理用です。チップは 2.5D 構成で基板に実装できます。このアプローチは、高帯域幅メモリ (HBM) の統合を簡素化するため、データセンターで注目を集めており、とりわけモバイル デバイスでも普及しています。例には、イメージ センサー、電源、重要ではない機能のための追加のデジタル ロジックが含まれます。 3 つのファウンドリはすべて、完全な 3D-IC の開発に取り組んでいます。また、ハイブリッド オプションも利用可能になります。この場合、ロジックはロジックの上に積み重ねられ、基板上に実装されますが、熱などの物理的影響を最小限に抑えるために他の機能から分離されます。この異種構成は 3.5D および 5.5D として知られています。

迅速かつ大規模なカスタマイズ

最大の変化の 1 つは、ドメイン固有の設計を以前よりも早く市場に投入できることです。これは平凡に聞こえるかもしれませんが、多くの最先端のチップにとって競争は必要不可欠であり、チップの設計、製造、パッケージ化の方法に根本的な変更が必要です。このアプローチが機能するには、標準、革新的な接続ソリューション、およびこれまで相互に限定的またはまったく相互作用しなかった複数のエンジニアリング分野の組み合わせが必要になります。

「マス カスタマイゼーション」と呼ばれることもありますが、これには通常の電力、パフォーマンス、面積/コスト (PPA/C) のトレードオフに加え、迅速な組み立てオプションが含まれます。これは異種チップ コンポーネントの約束であり、スケーリングの観点からは、ムーアの法則の次の段階を示しています。半導体エコシステム全体は、10 年以上にわたってこの移行の基礎を徐々に築いてきました。

しかし、異種チップ (基本的には複数のベンダーやファウンドリの強化された IP) を連携させることは、必要であると同時に困難を伴うエンジニアリング上の課題です。最初のステップは、予測可能な結果を​​達成するために一貫した方法でチップを接続することです。ファウンドリはここに、特に Universal Chip Interconnect Express (UCIe) および Bundle of Wire (BoW) 標準において多大な労力を費やします。この接続性は 3 つすべてにとって重要な要件ですが、主な意見の相違点の 1 つでもあります。

3D-IC が完全に統合されるまで、インテルのファウンドリの現在の解決策は、業界関係者がチップ「ソケット」と呼ぶものを開発することです。同社は商業市場向けに各チップを特徴づけるのではなく、チップベンダーが仕様を満たすために機能が限定された小型チップを開発できるように仕様とインターフェースを定義している。これにより、商用チップ市場における大きな障害が解決されます。データ速度から熱と騒音の管理に至るまで、すべてが連携して機能する必要があります。

Intel のアプローチは、2014 年に初めて導入した Embedded Multichip Interconnect Bridge (EMIB) に大きく依存しています。 「EMIB ベースの本当に優れている点は、必要なだけチップを追加できることです。」と Intel の技術開発担当バイスプレジデント、Lalitha Immaneni 氏は述べています。インターポーザのサイズが大きくならないため、コスト効率が高く、プロセスに依存しないパッケージ アセンブリ設計キットを提供し、設計ルールとリファレンスを提供します。フローを確認し、許可されている構造が何であるかを伝え、組み立てに必要な付属品を提供してもらいます。」

設計によっては、パッケージ内に複数の EMIB が存在し、パッケージ内に閉じ込められる可能性のある熱を放散するサーマル インターフェイス マテリアル (TIM) によって補完される場合があります。 TIM は、通常、熱源から熱を伝導するように設計されたパッドであり、パッケージ内のコンピューティング量が増加し、信号の伝達に必要な距離を短くするために基板が薄くなるにつれて、より一般的になってきています。

しかし、基板が薄ければ薄いほど、熱を放散する効果が低くなり、その結果、温度勾配がワークロードに依存するため、予測が困難になります。この熱を除去するには、TIM、追加のヒートシンク、またはマイクロ流体工学などのさらに珍しい冷却方法が必要になる場合があります。

TSMC と Samsung は両方ともブリッジを提供しています。 Samsung は RDL (2.3D または I-Cube ETM と呼ばれる方法) にブリッジを埋め込み、それを使用してサブシステムをこれらのブリッジに接続し、シリコンの寿命を延ばしています。一部の統合作業は、ソケット メソッドに依存するのではなく、既知の正常なモジュールで事前に実行されます。

Arm CEO の Rene Haas 氏は、「2 つ、4 つ、または 8 つの CPU をシステムに組み合わせるのは、非常に成熟した顧客がやり方を知っていることです」と最近の Samsung Foundry イベントでの基調講演で述べました。 128 接続先ニューラルネットワーク CPU、メモリ構造、NPU と接続する割り込みコントローラ、別のチップに接続するオフチップ バスなど、これには多くの作業が必要です。過去 1 年半にわたって、これらの複雑な SoC を構築している多くの人々が私たちにさらなる要望を求めているのを見てきました。 」

サムスンはまた、特定の市場をターゲットにするために小規模なチップサプライヤーとの提携を結んでいる。当初のコンセプトは、1 つの会社が I/O チップを製造し、別の会社がインターコネクトを製造し、3 番目の会社がロジックを製造することでした。このアプローチが実現可能であることが判明すると、他の会社も参入して顧客により多くの選択肢を提供することになります。

TSMC は、RDL および非 RDL ブリッジング、ファンアウト、2.5D チップ オン ウェーハ基板 (CoWoS)、チップが非常に高度な機能を使用する 3D-IC コンセプトであるシステム オン 統合チップ (SoIC) など、さまざまなアプローチを試してきました。短い相互接続ラインがパッケージ化され、基板内にスタックされます。実際、TSMC はほぼすべてのアプリケーション向けのプロセス設計キットを提供しており、付随するリファレンス設計を含む高度なパッケージング用のアセンブリ設計キットを積極的に作成してきました。

課題は、これらの複雑なパッケージに投資するファウンドリの顧客が、高度にカスタマイズされたソリューションをますます望んでいることです。これを実現するために、TSMC は 3Dblox と呼ばれる新しい言語を導入しました。これは、物理構造と接続構造を融合するトップダウン設計アプローチであり、2 つの構造の間にアサーションを適用できるようにします。このサンドボックス アプローチにより、お客様は、InFO、CoWoS、SoIC などのパッケージ化方法を活用できるようになります。同社は3社の中で唯一の純粋なファウンドリであるため、これはTSMCのビジネスモデルにとっても重要である――ただし、インテルとサムスンはここ数カ月、両社ともファウンドリ事業から距離を置いている。

「私たちはモジュール性の概念から始めました」とTSMCの先進技術およびマスクエンジニアリング担当副社長のジム・チャン氏は、2023年に3Dbloxが初めて発売される際のデモンストレーション中に語った。 「この言語構​​文とアサーションを使用して、完全な 3D-IC スタックを構築できます。」

Chang 氏は、その理由は物理設計ツールと接続設計ツールの間に一貫性がないことにあると述べました。しかし同氏は、このアプローチが開発されれば、機能のほとんどがすでに明確に定義されており、設計がモジュール化されているため、チップをさまざまな設計で再利用することも可能になると付け加えた。

図 1: TSMC の 3Dblox アプローチ。出典:TSMC

その後、Samsung は 2023 年 12 月に独自のシステム記述言語 3DCODE を開始しました。 Samsung と TSMC はどちらも、自社の言語が標準であると主張していますが、言語が自社のエコシステム外で使用される可能性は低いため、どちらかというと新しいファウンドリ ルール プラットフォームに近いものです。 Intel の 2.5D アプローチでは、ルールがソケットの仕様によって規定されるため、新しい言語は必要ありません。また、市場投入までの時間の短縮とチップ開発者にとってのよりシンプルなアプローチを犠牲にして、ある程度のカスタマイズが可能になります。

チップチャレンジ

チップには明らかな利点があります。これらは、適切なプロセス ノードで独立して設計できます。これは、アナログ機能にとって特に重要です。しかし、要素をどのように組み合わせて予測可能な結果を​​生み出すかが大きな課題でした。レゴのようなアーキテクチャに関する DARPA の当初の提案は、当初の想定よりもはるかに複雑であることが判明し、それを実現するには広範なエコシステムによる多くの継続的な努力が必要でした。

重要なデータを遅延なく処理、保存、取得できるように、チップセットは正確に同期する必要があります。そうしないと、1 つの計算が遅延したり、他の計算と同期していないなど、タイミングの問題が発生し、遅延や潜在的なデッドロックが発生する可能性があります。ミッションクリティカルなアプリケーションやセーフティクリティカルなアプリケーションでは、1 秒の損失が重大な結果をもたらす可能性があります。

統一された標準がないため、特にドメイン固有の設計の場合、設計プロセスを簡素化することは非常に複雑な取り組みです。これら 3 つのファウンドリの目標は、高性能、低消費電力のチップを開発する企業により多くの選択肢を提供することです。現在、すべての最先端の設計の約 30% ～ 35% は、Google、Meta、Microsoft、Tesla などの大手システム企業が担当していると推定されています。最先端のチップとパッケージ設計の経済性は大きく変化しており、PPA が導入されています。 /C 式とのトレードオフも大きく変わりました。

これらのシステム会社向けに開発されたチップは商業的に販売されない場合があります。したがって、ワットあたりのパフォーマンスを向上させることができれば、設計と製造のコストは、冷却能力の低下と使用率の向上、そして潜在的にはサーバーの数の削減によって相殺できます。モバイル デバイスや商用サーバーとして販売されるチップの場合はその逆が当てはまり、高額な開発コストが大量生産よりも償却されます。高度なパッケージングでのカスタム設計には、両方に経済的メリットがありますが、その理由は大きく異なります。

ズームアウト、ズームイン、ズームアウト

これらの複雑なチップレット システム内には、高度に特殊化されたプロセッサとより汎用的なプロセッサを含む、複数のタイプのプロセッサが存在すると推定されています。電力予算が限られているため、これらの少なくとも一部は最先端のプロセス ノードで開発される可能性があります。先進的なノードは依然として優れたエネルギー効率を提供しており、より多くのトランジスタを同じ領域に詰め込んでパフォーマンスを向上させることができます。より多くのデータをより高速に処理するには、高度な並列構成でより多くの乗算/累算演算が必要になるため、これは AI/ML アプリケーションにとって重要です。トランジスタが小型化するとエネルギー効率が向上し、シリコン平方ミリメートル当たりの処理量が増加しますが、リークを防ぐためにゲート構造を変更する必要があるため、フォークシート FET や CFET が登場します。

つまり、プロセスリーダーシップには依然として価値があるのです。最先端のプロセスをいち早く市場に投入することはビジネスにとって良いことですが、それは大きなパズルの 1 ピースにすぎません。 3つのファウンドリはすべて、オングストロームレベルのプロセスに移行する計画を発表しています。 Intelは今年18Aプロセスを発売し、数年後には14Aプロセスを発売する予定だ。

図 2: インテルのプロセス ロードマップ。出典: インテル ファウンドリ

一方、TSMCは2027年にA16を追加する予定です（以下の図3を参照）。

図 3: オングストローム時代に突入する TSMC のスケーリング ロードマップ。出典:TSMC

サムスンは、2027 年頃に SF1.4 で解像度を 14 オングストロームに引き上げ、明らかに 18/16 オングストロームを飛ばす予定です。 (図4を参照)

図 4: Samsung のプロセス拡張ロードマップ。出典: サムスンファウンドリ

プロセスノードの観点から見ると、3 つのファウンドリはすべて同じ軌道に乗っています。しかし、進歩はもはやプロセス ノードだけの問題ではありません。ドメイン固有のレイテンシとワットあたりのパフォーマンスへの注目が高まっており、ハイブリッド ボンドを使用してチップを基板に接続し、チップを相互に接続する真の 3D-IC 構成におけるロジック スタッキングがこの点で活用されます。平面チップ上のワイヤを介して電子を移動させるのは依然として最速ですが (信号がチップの一端からもう一方の端に伝わる必要がないことを前提としています)、他のトランジスタの上にトランジスタを積層することは次善であり、場合によっては平面チップよりも優れている場合もあります。 SoC 一部の垂直信号パスが短くなる可能性があるため、より優れています。

最近のプレゼンテーションで、Samsung Foundryのファウンドリ事業開発担当バイスプレジデントであるTaejoong Song氏は、2nm (SF2)チップと4nm (SF4X)チップを組み合わせるために基板上に実装されるロジック・オーバーレイ技術を特徴とするロードマップを提示しました。別の基板上にあります。これは基本的に、2.5D パッケージ上の 3D-IC であり、前述の 3.5D または 5.5D の概念です。 Song氏は、ファウンドリが2027年にSF2P上にSF1.4のスタックを開始すると述べた。このアプローチの特に魅力的な点は、熱を放散できることです。ロジックを他の機能から分離することにより、基板または露出した 5 つの側面のいずれかを介して、積層されたチップから熱を除去できます。

図 5: サムスンの AI 用 3D-IC アーキテクチャ。出典: サムスン

一方、IntelはFoveros Direct 3Dを活用して、対面と対面の両方でロジックにロジックを積み重ねる予定だ。 Intelの最新のホワイトペーパーによると、このアプローチにより、異なるファウンドリからのチップまたはウェーハを、銅ビアの間隔によって決まる帯域幅で接続できるようになります。この論文では、第 1 世代では 9μm の銅間隔が使用され、第 2 世代では 3μm の間隔が使用されると記載されています。

図 6: Intel の Foveros Direct 3D。出典: インテル

「本物の3D-ICにはFoverosが付属しており、さらにハイブリッドキーも付属している」とIntelのImmaneni氏は語った。 「従来の設計ルートをたどって、すべてをまとめて検証してから、『おっと、問題が発生した』と判明するというようなことはもうできません。それは、作業時間に影響を与えることになるからです。」したがって、予測可能にするためにサンドボックスを提供したいと考えていますが、この詳細な設計環境に入る前に、オープンやショートが発生しないように機械的/電気的/熱的解析を実行したいと考えています。 3D-IC の負担は実行よりもコード設計にかかっています。」

Foveros を使用すると、ベース チップを使用してパッケージ内のすべてのチップを 36 ミクロン ピッチで接続し、アクティブ ロジック チップを別のアクティブまたはパッシブ チップの上に積層できます。インテルは、高度な選別技術を活用することで、99%の良品チップと97%の組み立て後のテスト歩留まりを保証できると主張している。

一方、TSMC の CoWoS は、NVIDIA と AMD によって AI チップの高度なパッケージングに使用されています。 CoWoS は本質的に、インターポーザーを使用して SoC と HBM メモリをシリコン ビアを介して接続する 2.5D アプローチです。同社の SoIC に関する計画はさらに野心的で、センサーなどの他の要素とともに、生産ラインのフロントエンドで 3D-IC にロジック メモリをパッケージ化します。これにより、複数の層、サイズ、機能の組み立て時間を大幅に短縮できます。 TSMCは、そのボンディング方式により他の3D-IC方式よりも高速かつ短い接続が可能になると主張している。あるレポートによると、Appleは来年からTSMCのSoICテクノロジーを使用し、一方AMDはこのアプローチの使用を拡大するとのこと。

その他のイノベーション

適切なプロセスおよびパッケージング技術により、より幅広い競争力のある選択肢への扉が開かれます。大手チップ メーカー、機器ベンダー、EDA 企業がチップ ロードマップを定義していたこれまでとは異なり、小型チップの世界では、エンド カスタマーにこれらの決定を行うためのツールが提供されています。これは主に、パッケージに含めることができる機能の数と SoC マスクの制約内に含めることができる機能の数の違いによるものです。パッケージは必要に応じて水平または垂直に拡張でき、場合によっては垂直フロアプランを通じてパフォーマンスを向上させることができます。

しかし、特に人工知能の普及が進むにつれて、クラウドとエッジには大きなチャンスがあることを考慮して、3 つの大手ファウンドリとそのエコシステムは新しい能力や機能の開発を競っています。場合によっては、既存のリソースを活用する必要があります。まったく新しいテクノロジーが必要な場合もあります。

たとえば、Samsung は、その下に構成可能なロジック層を備えた 3D DRAM スタックを含むカスタム HBM の計画の詳細を検討し始めています。このアプローチが使用されるのはこれで 2 回目です。 2011 年に遡ると、サムスンとマイクロンは、ロジック層に DRAM スタックをパッケージ化したハイブリッド メモリ キューブを共同開発しました。 JEDEC が HBM を標準とした後、HBM が勝利し、HMC は基本的に消滅しました。しかし、HMC のアプローチに問題があるわけではなく、タイミングが間違っているだけです。

サムスンは、新しいフォームファクタのオプションとしてカスタマイズされた HBM を提供する予定です。メモリはパフォーマンスを決定する重要な要素の 1 つであり、メモリとプロセッサの間でのデータの読み取り、書き込み、移動をより迅速に行う能力は、パフォーマンスと消費電力に大きな影響を与える可能性があります。特定のワークロードまたはデータ型に対してメモリのサイズが適切であり、メモリ モジュール内で何らかの処理を実行できるため、移動する必要のあるデータが少なくなる場合、これらの数値は大幅に改善される可能性があります。

図 7: Samsung のロードマップとイノベーション。出典: 半導体エンジニアリング/MemCon 2024

一方、インテルは、トランジスタの密度と金属層の数が増加するにつれて継続的な問題となっている、高密度に実装されたトランジスタに電力を供給するためのより良い方法に取り組んでいます。以前は、電力はチップの上部から下に配線されていましたが、最先端のノードでは 2 つの問題が発生します。 1 つは、実際に各トランジスタに十分な電力を供給するという課題です。 2 つ目はノイズで、電源、基板、または電磁干渉から発生する可能性があります。適切なシールドがなければ、誘電体やワイヤが薄くなるにつれて、新しいノードごとにシールドがますます難しくなり、ノイズが信号の完全性に影響を与える可能性があります。

チップの背面から電力を供給することで、このような問題が最小限に抑えられ、回線の混雑が軽減されます。しかし、構造を損傷することなく、より薄い基板に穴を開ける方法など、他の課題ももたらします。 Intel は明らかにこれらの問題に対処しており、今年 PowerVia 背面電源ソリューションを発売する予定です。

TSMCは、2026/2027年にA16裏面電源を実装する計画だと述べた。サムスンのスケジュールもほぼ同じで、SF2Z 2nmプロセスで裏面給電が可能になります。

Intelはまた、CMOSよりも優れた平坦性と低い欠陥率を実現するガラス基板の計画も発表した。これは、ナノスケールのピットでも問題が発生する可能性がある高度なノードでは特に重要です。背中に力を入れる場合と同様に、処理の問題はたくさんあります。利点は、ガラスの熱膨張係数がシリコンと同じであるため、チップなどのシリコン部品の膨張と収縮に対応できることです。何年も放置されていたガラスは、突然とても魅力的なものになりました。実際、TSMC とサムスンは両方ともガラス基板に取り組んでおり、業界全体がガラスを使用した設計、破損せずに取り扱い、検査することを始めています。

同時に、TSMCはエコシステムの構築とプロセス製品の拡大を非常に重視しています。多くの業界関係者は、TSMCの本当の利点は、ほぼすべてのプロセスやパッケージに対応するプロセス開発キットを提供できることだと述べている。日経新聞によると、このファウンドリは世界の最先端チップの約90％を生産しているという。また、最も高度なパッケージング経験と、あらゆるファウンドリの中で最大かつ最も広範なエコシステムを備えており、これは重要です。

このエコシステムは非常に重要です。チップ業界は非常に複雑かつ多様であり、1 つの企業ですべてを行うことはできません。今後の問題は、特にプロセスの数が増え続けた場合、これらのエコシステムがどの程度完成するかということです。たとえば、EDA ベンダーは不可欠なイネーブラーであり、設計チームが成功するにはプロセスやパッケージングのアプローチを自動化する必要があります。しかし、プロセスとパッケージングのオプションが増えるほど、EDA ベンダーがあらゆる段階的な変更や改善をサポートすることが難しくなり、発表から納品までのタイムラグが長くなる可能性があります。

結論は

最近のサプライチェーンの失敗と地政学により、米国と欧州は製造業を自国に戻し、「友好的な移民」を行う必要があると確信している。半導体工場、設備、ツール、研究への投資は前例のないものです。これが 3 つの主要ファウンドリに与える影響はまだわかりませんが、共同パッケージ化された光学部品、多数の新材料、極低温コンピューティングなどの新技術に何らかの刺激を与えることは確かです。

これらすべての変化が市場シェアに与える影響を追跡するのはますます困難になっています。もはや、どのファウンドリが最小のプロセス ノードでチップを生産しているか、あるいは出荷されるチップの数さえ問題ではありません。高度なパッケージには数十のチップレットが含まれる場合があります。本当の鍵は、重要なソリューションを顧客に迅速かつ効率的に提供できることです。場合によっては、推進要因はワットあたりのパフォーマンスですが、他の場合には、消費電力は二の次で、結果が出るまでの時間がかかることもあります。他の場合には、1 つの大手ファウンドリだけが十分な数の機能の組み合わせを提供できる場合もあります。しかし、鋳造業界の競争がこれまでよりもはるかに複雑になり、さらに複雑になっていることは明らかです。この非常に複雑な世界では、単純な比較指標はもはや当てはまりません。

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