Questo articolo è stato compilato da semiengineering da Semiconductor Industry Perspective (ID: ICVIEWS)

Man mano che i vantaggi del ridimensionamento planare diminuiscono, la concorrenza OEM nel campo tridimensionale e le nuove tecnologie si intensificano.

Tre fonderie all'avanguardia, Intel, Samsung e TSMC, hanno iniziato a completare alcuni elementi chiave delle loro roadmap, aggiungendo date di consegna aggressive per le future generazioni di tecnologia dei chip e ponendo le basi per prestazioni significativamente migliorate e consegna più rapida di progetti personalizzati pone le basi.

A differenza del passato, quando esisteva una sola tabella di marcia del settore che determinava come passare al nodo di processo successivo, oggi le tre fonderie più grandi stanno tracciando sempre più la propria strada. Si stanno muovendo tutti nella stessa direzione generale, con transistor e packaging 3D, una gamma di tecnologie abilitanti e scalabili e un ecosistema più ampio e diversificato. Ma emergono alcune differenze chiave nell’approccio, nell’architettura e nel supporto di terze parti.

Le tabelle di marcia di tutti e tre mostrano che la scalabilità dei transistor continuerà almeno nell'intervallo 18/16/14 angstrom, con un possibile passaggio da transistor a effetto di campo (FET) nanosheet e cross-chip a transistor a effetto di campo complementari (CFET) in alcuni casi. punto nel futuro. I fattori chiave sono l’intelligenza artificiale/l’apprendimento automatico e la proliferazione di dati da elaborare, che nella maggior parte dei casi comporterà l’elaborazione di matrici di elementi, spesso con elevati livelli di ridondanza e omogeneità, per ottenere una produttività più elevata.

In altri casi, questi progetti possono contenere dozzine o centinaia di chip, alcuni per tipi di dati specifici e altri per elaborazioni più generali. I chip possono essere montati su un substrato in una configurazione 2.5D, un approccio che ha guadagnato terreno nei data center perché semplifica l'integrazione della memoria a larghezza di banda elevata (HBM) e ha guadagnato terreno anche nei dispositivi mobili dove, tra le altre cose, Gli esempi includono sensori di immagine, alimentatori e logica digitale aggiuntiva per funzioni non critiche. Tutte e tre le fonderie stanno lavorando su circuiti integrati 3D completi. Saranno inoltre disponibili opzioni ibride, in cui la logica è impilata sopra la logica e montata sul substrato, ma separata da altre funzioni per ridurre al minimo gli impatti fisici come il calore: questa configurazione eterogenea è nota come 3.5D e 5.5D.

Personalizzazione veloce e di massa

Uno dei cambiamenti più grandi è l’introduzione sul mercato di progetti specifici del dominio più velocemente rispetto al passato. Ciò può sembrare banale, ma per molti chip all’avanguardia è una necessità per competere e richiede cambiamenti fondamentali nel modo in cui i chip vengono progettati, prodotti e confezionati. Affinché questo approccio funzioni, sarà necessaria una combinazione di standard, soluzioni di connettività innovative e molteplici discipline ingegneristiche che, in passato, hanno avuto un’interazione limitata o nulla tra loro.

A volte definita "personalizzazione di massa", include i consueti compromessi in termini di potenza, prestazioni e area/costo (PPA/C), nonché opzioni di assemblaggio rapido. Questa è la promessa di componenti chip eterogenei e, da una prospettiva di scalabilità, segna la fase successiva della Legge di Moore. Da oltre un decennio l’intero ecosistema dei semiconduttori sta gradualmente gettando le basi per questa transizione.

Ma far funzionare insieme chip eterogenei, essenzialmente IP rafforzati di più fornitori e fonderie, è una sfida ingegneristica necessaria e scoraggiante. Il primo passo è collegare insieme i chip in modo coerente per ottenere risultati prevedibili, ed è qui che le fonderie si impegnano molto, soprattutto negli standard Universal Chip Interconnect Express (UCIe) e Bundle of Wire (BoW). Sebbene questa connettività sia un requisito fondamentale per tutti e tre, è anche una delle principali aree di disaccordo.

Fino a quando il 3D-IC non sarà completamente integrato, l'attuale soluzione della fonderia Intel è quella di sviluppare quello che gli addetti ai lavori del settore chiamano un "socket" per chip. Invece di caratterizzare ciascun chip per il mercato commerciale, l’azienda definisce specifiche e interfacce in modo che i fornitori di chip possano sviluppare questi minuscoli chip con funzionalità limitate per soddisfare tali specifiche. Ciò risolve un grosso ostacolo nel mercato dei chip commerciali. Dalla velocità dei dati alla gestione del calore e del rumore, tutto deve funzionare insieme.

L'approccio di Intel fa molto affidamento sull'Embedded Multichip Interconnect Bridge (EMIB), introdotto per la prima volta nel 2014. "La cosa davvero interessante della base EMIB è che puoi aggiungere tutti i chip che desideri", ha affermato Lalitha Immaneni, vicepresidente dello sviluppo tecnologico di Intel "Non abbiamo limiti alla quantità di IP che può essere utilizzata in un design e non aumenta le dimensioni dell'interposer, quindi è conveniente e indipendente dal processo. Forniamo un kit di progettazione dell'assemblaggio del pacchetto, che è come un PDK di assemblaggio tradizionale e forniamo loro le regole di progettazione, il riferimento flusso e diciamo loro quali sono le strutture consentite. Forniscono tutti gli accessori di cui abbiamo bisogno per portarlo in assemblaggio.

A seconda del progetto, in un pacchetto possono essere presenti più EMIB, integrati da materiali di interfaccia termica (TIM) per dissipare il calore che potrebbe essere intrappolato all'interno del pacchetto. I TIM, in genere pad progettati per condurre il calore lontano dalla sorgente, stanno diventando più comuni man mano che aumenta la quantità di elaborazione all'interno di un pacchetto e i substrati diventano più sottili per ridurre la distanza che i segnali devono percorrere.

Ma più sottile è il substrato, meno efficace è nella dissipazione del calore, il che si traduce in gradienti termici che dipendono dal carico di lavoro e quindi difficili da prevedere. La rimozione di questo calore potrebbe richiedere TIM, dissipatori di calore aggiuntivi o metodi di raffreddamento anche più esotici come la microfluidica.

Sia TSMC che Samsung offrono bridge. Samsung incorpora i bridge nell'RDL (un metodo chiamato 2.3D o I-Cube ETM) e li utilizza per collegare i sottosistemi a questi bridge per accelerare la vita del silicio. Parte del lavoro di integrazione verrà svolto in anticipo in moduli noti piuttosto che fare affidamento su metodi socket.

"Combinare due, quattro o otto CPU in un sistema è qualcosa che i clienti più maturi sanno come fare", ha detto il CEO di Arm Rene Haas durante un discorso programmatico al recente evento Samsung Foundry "Ma se vuoi costruire un SoC che abbia 128 collegamenti aReti neurali La CPU, la struttura della memoria, il controller degli interrupt che si interfaccia con la NPU e il bus off-chip che si collega a un altro chip, richiedono molto lavoro. Nell'ultimo anno e mezzo, abbiamo visto molte persone costruire questi SoC complessi chiedendo di più da noi. "

Samsung ha anche formato alleanze con fornitori di chip più piccoli per rivolgersi a mercati specifici. L'idea originale prevedeva che un'azienda realizzasse i chip I/O, un'altra l'interconnessione e una terza la logica, e quando tale approccio si fosse rivelato fattibile, altre aziende si sarebbero unite per offrire ai clienti più opzioni.

TSMC ha provato diversi approcci, tra cui bridging RDL e non RDL, fan-out, 2.5D Chip on Wafer Substrate (CoWoS) e System on Integrated Chips (SoIC), un concetto 3D-IC in cui i chip utilizzano molto Le brevi linee di interconnessione vengono impacchettate e impilate all'interno del substrato. Infatti, TSMC offre kit di progettazione di processo per quasi tutte le applicazioni e crea attivamente kit di progettazione di assemblaggio per imballaggi avanzati, inclusi progetti di riferimento di accompagnamento.

La sfida è che i clienti delle fonderie disposti a investire in questi pacchetti complessi desiderano sempre più soluzioni altamente personalizzate. Per raggiungere questo obiettivo, TSMC ha introdotto un nuovo linguaggio chiamato 3Dblox, un approccio di progettazione top-down che fonde strutture fisiche e di connessione, consentendo di applicare asserzioni tra le due. Questo approccio sandbox consente ai clienti di sfruttare qualsiasi metodo di confezionamento: InFO, CoWoS e SoIC. È anche fondamentale per il modello di business di TSMC, poiché la società è l'unica fonderia pura tra le tre, sebbene sia Intel che Samsung abbiano preso le distanze dal business della fonderia negli ultimi mesi.

"Abbiamo iniziato con il concetto di modularità", ha affermato Jim Chang, vicepresidente della tecnologia avanzata e dell'ingegneria delle maschere di TSMC, durante una dimostrazione in occasione del primo lancio di 3Dblox nel 2023. "Possiamo utilizzare la sintassi del linguaggio più le asserzioni per costruire uno stack 3D-IC completo."

Chang ha affermato che la ragione di ciò è la mancanza di coerenza tra gli strumenti di progettazione fisica e di connessione. Ma ha aggiunto che una volta sviluppato l'approccio, sarà anche possibile riutilizzare il chip in diversi progetti perché la maggior parte delle caratteristiche sono già ben definite e i progetti sono modulari.

Figura 1: approccio 3Dblox di TSMC.Fonte: TSMC

Samsung ha successivamente lanciato il proprio linguaggio di descrizione del sistema 3DCODE nel dicembre 2023. Sia Samsung che TSMC affermano che i loro linguaggi sono standard, ma sono più simili a nuove piattaforme di regole di fonderia perché è improbabile che i linguaggi vengano utilizzati al di fuori dei propri ecosistemi. L'approccio 2.5D di Intel non richiede un nuovo linguaggio perché le regole sono dettate dalle specifiche del socket e consente alcune personalizzazioni a scapito di un time-to-market più rapido e di un approccio più semplice per gli sviluppatori di chip.

Sfida con i chip

I chip presentano evidenti vantaggi. Possono essere progettati in modo indipendente in qualsiasi nodo di processo ragionevole, il che è particolarmente importante per le capacità analogiche. Ma come mettere insieme i pezzi e produrre risultati prevedibili è stata una sfida importante. La proposta originale della DARPA per un’architettura simile ai Lego si è rivelata molto più complessa di quanto inizialmente previsto e ha richiesto molti sforzi sostenuti da parte dell’ecosistema più ampio per realizzarla.

I chipset devono essere sincronizzati con precisione affinché i dati critici possano essere elaborati, archiviati e recuperati senza ritardi. In caso contrario, potrebbero sorgere problemi di tempistica laddove un calcolo è ritardato o non sincronizzato con altri calcoli, con conseguenti ritardi e potenziali situazioni di stallo. Nelle applicazioni mission o critiche per la sicurezza, la perdita di un secondo può avere gravi conseguenze.

Semplificare il processo di progettazione è un’impresa estremamente complessa, soprattutto per progetti specifici di un dominio, poiché non esistono standard unificati. L'obiettivo di queste tre fonderie è fornire più scelte alle aziende che sviluppano chip ad alte prestazioni e basso consumo. Si stima che circa il 30-35% di tutti i progetti all'avanguardia siano attualmente realizzati da grandi aziende di sistemi come Google, Meta, Microsoft e Tesla. L'economia della progettazione di chip e pacchetti all'avanguardia è cambiata in modo significativo, così come il PPA Anche la formula /C e i compromessi sono cambiati in modo significativo.

I chip sviluppati per queste società di sistemi potrebbero non essere venduti commercialmente. Pertanto, se riescono a raggiungere prestazioni per watt più elevate, i costi di progettazione e produzione possono essere compensati da una minore potenza di raffreddamento e da un maggiore utilizzo, e potenzialmente da un minor numero di server. Per i chip venduti nei dispositivi mobili e nei server commerciali è vero il contrario, dove gli elevati costi di sviluppo possono essere ammortizzati su una produzione in grandi volumi. I progetti personalizzati di imballaggi avanzati presentano vantaggi economici per entrambi, ma per ragioni molto diverse.

Rimpicciolisci, ingrandisci e rimpicciolisci

Si stima che all’interno di questi complessi sistemi chiplet saranno presenti più tipi di processori, alcuni altamente specializzati e altri più generici. A causa dei budget energetici limitati, almeno alcuni di questi saranno probabilmente sviluppati su nodi di processo all’avanguardia. I nodi avanzati offrono ancora una maggiore efficienza energetica, che consente di raggruppare più transistor nella stessa area per migliorare le prestazioni. Questo è fondamentale per le applicazioni AI/ML perché l'elaborazione di più dati più velocemente richiede più operazioni di moltiplicazione/accumulo in una configurazione altamente parallela. Transistor più piccoli offrono una maggiore efficienza energetica, consentendo una maggiore elaborazione per millimetro quadrato di silicio, ma richiedono modifiche alla struttura del gate per evitare perdite, motivo per cui stanno arrivando FET e CFET forksheet.

In breve, la leadership del processo ha ancora valore. Essere i primi sul mercato con processi all’avanguardia è positivo per il business, ma è solo un pezzo di un puzzle più ampio. Tutte e tre le fonderie hanno annunciato l'intenzione di passare a processi a livello di angstrom. Intel prevede di lanciare il processo 18A quest'anno e il processo 14A qualche anno dopo.

Figura 2: roadmap dei processi di Intel.Fonte: Fonderia Intel

Nel frattempo, TSMC aggiungerà A16 nel 2027 (vedere la Figura 3 di seguito).

Figura 3: Roadmap di scalabilità di TSMC per l’ingresso nell’era degli angstrom.Fonte: TSMC

Samsung aumenterà la risoluzione a 14 angstrom con il suo SF1.4 intorno al 2027, saltando apparentemente 18/16 angstrom. (Vedi Figura 4)

Figura 4: Roadmap di espansione dei processi di Samsung.Fonte: fonderia Samsung

Dal punto di vista dei nodi di processo, tutte e tre le fonderie sono sulla stessa strada. Ma il progresso non riguarda più solo i nodi del processo. Vi è una crescente attenzione alla latenza e alle prestazioni per watt specifiche del dominio, ed è qui che lo stacking logico trae vantaggio in una vera configurazione 3D-IC, utilizzando legami ibridi per collegare i chip al substrato e tra loro. Lo spostamento degli elettroni attraverso i fili su un chip planare è ancora più veloce (assumendo che i segnali non debbano viaggiare da un'estremità all'altra del chip), ma impilare i transistor sopra altri transistor non è ottimale e in alcuni casi anche migliore di quello planare. SoC Migliori poiché alcuni percorsi verticali del segnale potrebbero essere più brevi.

In una recente presentazione, Taejoong Song, vicepresidente dello sviluppo del business della fonderia presso Samsung Foundry, ha presentato una tabella di marcia che prevede la tecnologia di sovrapposizione logica montata su un substrato per combinare chip da 2 nm (SF2) con chip da 4 nm (SF4X), entrambi montati su un altro substrato. Si tratta fondamentalmente di un IC 3D su un pacchetto 2.5D, che è il concetto 3.5D o 5.5D menzionato in precedenza. Song ha affermato che la fonderia inizierà ad impilare SF1.4 su SF2P nel 2027. Ciò che è particolarmente interessante in questo approccio è la possibilità di dissipare il calore. Separando la logica dalle altre funzioni, il calore può essere rimosso dai chip impilati attraverso il substrato o uno qualsiasi dei cinque lati esposti.

Figura 5: Architettura 3D-IC di Samsung per l'intelligenza artificiale.Fonte: Samsung

Intel, nel frattempo, sfrutterà Foveros Direct 3D per impilare logica su logica, sia faccia a faccia che faccia a faccia. Secondo l'ultimo white paper di Intel, questo approccio consente di collegare chip o wafer di diverse fonderie con una larghezza di banda determinata dalla spaziatura del rame. Il documento afferma che la prima generazione utilizzerà una spaziatura di rame di 9μm, mentre la seconda generazione utilizzerà una spaziatura di 3μm.

Figura 6: Foveros Direct 3D di Intel.Fonte: Intel

"I veri circuiti integrati 3D sono dotati di Fovero e poi anche di chiavi ibride", ha affermato Immaneni di Intel. "Non puoi seguire il percorso di progettazione tradizionale e mettere tutto insieme, poi convalidarlo e scoprire: 'Oops, ho un problema'. Non puoi più farlo perché influirai sul tuo tempo mercato. Quindi vuoi davvero fornire un sandbox per renderlo prevedibile, ma anche prima di entrare in questo ambiente di progettazione dettagliato, voglio eseguire la mia analisi meccanica/elettrica/termica in modo che non ci siano aperture o cortocircuiti Il peso del 3D-IC ricade più sulla progettazione del codice che sull’esecuzione”.

Foveros consente di impilare i chip logici attivi sopra un altro chip attivo o passivo, utilizzando il chip di base per collegare tutti i chip nel pacchetto con un passo di 36 micron. Sfruttando una tecnologia di smistamento avanzata, Intel afferma di poter garantire il 99% di chip sicuramente integri e una resa dei test post-assemblaggio del 97%.

Nel frattempo, CoWoS di TSMC è stato utilizzato da NVIDIA e AMD per il packaging avanzato dei loro chip AI. CoWoS è essenzialmente un approccio 2.5D che utilizza un interposer per connettere il SoC e la memoria HBM tramite via di silicio. I piani dell'azienda per SoIC sono ancora più ambiziosi, confezionando la memoria logica in un IC 3D nella parte anteriore della linea di produzione, insieme ad altri elementi come i sensori. Ciò può ridurre significativamente i tempi di assemblaggio per più strati, dimensioni e caratteristiche. TSMC afferma che il suo schema di collegamento consente connessioni più veloci e più brevi rispetto ad altri metodi 3D-IC. Un rapporto afferma che Apple utilizzerà la tecnologia SoIC di TSMC a partire dal prossimo anno, mentre AMD amplierà l'uso di questo approccio.

Altre innovazioni

Le tecnologie di processo e di confezionamento in atto aprono le porte a una gamma più ampia di opzioni competitive. A differenza del passato, dove i grandi produttori di chip, i fornitori di apparecchiature e le aziende EDA definivano la roadmap dei chip, il mondo dei chip di piccole dimensioni fornisce ai clienti finali gli strumenti per prendere queste decisioni. Ciò è in gran parte dovuto alla differenza nel numero di funzionalità che possono essere inserite in un pacchetto rispetto al numero di funzionalità che possono essere inserite entro i vincoli della maschera SoC. I pacchetti possono essere scalati orizzontalmente o verticalmente a seconda delle necessità e in alcuni casi possono migliorare le prestazioni attraverso la pianificazione verticale.

Ma date le enormi opportunità nel cloud e nell’edge, soprattutto con la crescente diffusione dell’intelligenza artificiale, le tre principali fonderie e i loro ecosistemi stanno gareggiando per sviluppare nuove capacità e funzionalità. In alcuni casi, ciò richiede lo sfruttamento delle risorse di cui già dispongono. In altri casi, richiede una tecnologia completamente nuova.

Samsung, ad esempio, ha iniziato a definire i piani per un HBM personalizzato che includa uno stack DRAM 3D con uno strato logico configurabile sottostante. Questa è la seconda volta che questo approccio viene utilizzato. Nel 2011, Samsung e Micron hanno sviluppato congiuntamente cubi di memoria ibridi che impacchettavano uno stack DRAM su uno strato logico. Dopo che la JEDEC rese la HBM uno standard, la HBM vinse la guerra e la HMC praticamente scomparve. Ma non c'è niente di sbagliato nell'approccio HMC, è solo il momento sbagliato.

Samsung prevede di offrire HBM personalizzato come opzione nel nuovo formato. La memoria è uno dei fattori chiave che determinano le prestazioni e la capacità di leggere, scrivere e spostare dati da e verso la memoria e il processore più rapidamente può avere un impatto significativo sulle prestazioni e sul consumo energetico. Questi numeri possono essere notevolmente migliorati se la memoria è dimensionata in modo appropriato per un carico di lavoro o un tipo di dati specifico e se è possibile eseguire alcune elaborazioni all'interno del modulo di memoria in modo da dover spostare meno dati.

Figura 7: Roadmap e innovazione di Samsung. Fonte: Ingegneria dei semiconduttori/MemCon 2024

Nel frattempo, Intel ha lavorato su un modo migliore per alimentare transistor ad alta densità, un problema costante con l’aumento della densità dei transistor e del numero di strati metallici. In passato, l'energia veniva convogliata dalla parte superiore del chip, ma nei nodi più avanzati sorgono due problemi. Una è la sfida di fornire effettivamente energia sufficiente a ciascun transistor. Il secondo è il rumore, che può provenire dall'alimentazione, dal substrato o dalle interferenze elettromagnetiche. Senza un'adeguata schermatura, che diventa sempre più difficile ad ogni nuovo nodo man mano che dielettrici e cavi diventano più sottili, il rumore può influire sull'integrità del segnale.

L'alimentazione tramite la parte posteriore del chip riduce al minimo tali problemi e riduce la congestione della linea. Ma comporta anche altre sfide, ad esempio come praticare fori su substrati più sottili senza danneggiare la struttura. Sembra che Intel abbia affrontato questi problemi e prevede di lanciare quest'anno la sua soluzione di alimentazione back-side PowerVia.

TSMC ha dichiarato di voler implementare l'alimentatore posteriore A16 nel 2026/2027. La tempistica di Samsung è più o meno la stessa e consentirà l'alimentazione posteriore nel processo SF2Z a 2 nm.

Intel ha inoltre annunciato piani per substrati di vetro, che offrono una migliore planarità e tassi di difetti inferiori rispetto a CMOS. Ciò è particolarmente importante nei nodi avanzati, dove anche i pozzi su scala nanometrica possono causare problemi. Come per l'alimentazione del retro, i problemi di elaborazione abbondano. Il vantaggio è che il vetro ha lo stesso coefficiente di dilatazione termica del silicio, quindi è compatibile con l'espansione e la contrazione dei componenti in silicio come i chip. Dopo anni di abbandono, il vetro è diventato improvvisamente molto attraente. Infatti, sia TSMC che Samsung stanno lavorando su substrati di vetro, e l’intero settore sta iniziando a progettare con il vetro, a maneggiarlo senza romperlo e a ispezionarlo.

Allo stesso tempo, TSMC attribuisce grande importanza alla costruzione di un ecosistema e all'espansione dei propri prodotti di processo. Molti addetti ai lavori del settore affermano che il vero vantaggio di TSMC è la sua capacità di fornire kit di sviluppo di processi per quasi tutti i processi o pacchetti. Secondo Nikkei, la fonderia produce circa il 90% dei chip più avanzati del mondo. Vanta inoltre l’esperienza di confezionamento più avanzata e l’ecosistema più grande e vasto di qualsiasi fonderia, il che è importante.

Questo ecosistema è fondamentale. Il settore dei chip è molto complesso e diversificato e nessuna azienda può fare tutto. La domanda futura è quanto saranno completi questi ecosistemi, soprattutto se il numero di processi continuerà a crescere. Ad esempio, i fornitori EDA sono abilitatori essenziali e i team di progettazione necessitano di automazione affinché qualsiasi approccio di processo o packaging abbia successo. Ma maggiori sono le opzioni di processo e di confezionamento, più difficile sarà per i fornitori EDA supportare ogni modifica o miglioramento incrementale, e il tempo di ritardo tra l'annuncio e la consegna può essere più lungo.

Insomma

I recenti fallimenti della catena di approvvigionamento e la geopolitica hanno convinto gli Stati Uniti e l’Europa della necessità di riportare la produzione in patria e una “migrazione amichevole”. Gli investimenti in fabbriche, attrezzature, strumenti e ricerca di semiconduttori non hanno precedenti. Resta da vedere l’impatto che ciò avrà sulle tre principali fonderie, ma certamente fornirà un certo slancio per le nuove tecnologie come l’ottica co-confezionata, una serie di nuovi materiali e il calcolo criogenico.

L’impatto di tutti questi cambiamenti sulla quota di mercato è sempre più difficile da monitorare. La questione non è più quale fonderia produce chip sul nodo di processo più piccolo, o anche quanti chip vengono spediti. Un pacchetto avanzato può contenere dozzine di chiplet. La vera chiave è essere in grado di fornire soluzioni importanti ai clienti in modo rapido ed efficiente. In alcuni casi, il fattore trainante sono le prestazioni per watt, mentre in altri casi potrebbe essere il momento di ottenere risultati, mentre il consumo energetico è una considerazione secondaria. In altri casi, può darsi che solo una fonderia leader sia in grado di fornire un numero sufficiente di combinazioni di caratteristiche. Ma è chiaro che la competizione tra le fonderie è molto più complessa che mai, e sta diventando sempre più complessa. In questo mondo altamente complesso, i semplici parametri comparativi non si applicano più.

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