Cet article a été compilé à partir de semi-ingénierie par Semiconductor Industry Perspective (ID : ICVIEWS)

À mesure que les avantages de la mise à l'échelle planaire diminuent, la concurrence des équipementiers dans le domaine tridimensionnel et les nouvelles technologies s'intensifie.

Trois fonderies de pointe – Intel, Samsung et TSMC – ont commencé à compléter certains éléments clés de leurs feuilles de route, en ajoutant des dates de livraison agressives pour les futures générations de technologie de puces et en ouvrant la voie à des performances considérablement améliorées et à une livraison plus rapide des conceptions personnalisées. pose les bases.

Contrairement au passé, où il n'existait qu'une seule feuille de route industrielle déterminant comment passer au nœud de processus suivant, aujourd'hui, les trois plus grandes fonderies tracent de plus en plus leur propre voie. Ils évoluent tous dans la même direction générale, avec des transistors et des boîtiers 3D, une gamme de technologies habilitantes et évolutives et un écosystème plus vaste et plus diversifié. Mais certaines différences clés apparaissent dans leur approche, leur architecture et leur support tiers.

Les feuilles de route des trois montrent que la mise à l'échelle des transistors se poursuivra au moins dans la plage 18/16/14 angström, avec un passage possible des transistors à effet de champ (FET) à nanofeuilles et à puces croisées vers des transistors à effet de champ complémentaires (CFET) à certains moments. point dans le futur. Les principaux facteurs sont l'intelligence artificielle/l'apprentissage automatique et la prolifération des données à traiter, ce qui implique dans la plupart des cas le traitement de séries d'éléments, souvent avec des niveaux élevés de redondance et d'homogénéité, pour obtenir un débit plus élevé.

Dans d'autres cas, ces conceptions peuvent contenir des dizaines ou des centaines de puces, certaines pour des types de données spécifiques et d'autres pour un traitement plus général. Les puces peuvent être montées sur un substrat dans une configuration 2,5D, une approche qui a gagné du terrain dans les centres de données car elle simplifie l'intégration de la mémoire à large bande passante (HBM) et a également gagné du terrain dans les appareils mobiles où, entre autres, Les exemples incluent les capteurs d'image, les alimentations et la logique numérique supplémentaire pour les fonctions non critiques. Les trois fonderies travaillent sur des circuits intégrés 3D complets. Et il y aura également des options hybrides disponibles, où la logique est empilée sur la logique et montée sur le substrat, mais séparée des autres fonctions pour minimiser les impacts physiques tels que la chaleur - cette configuration hétérogène est connue sous le nom de 3,5D et 5,5D.

Personnalisation rapide et massive

L’un des changements les plus importants consiste à commercialiser des conceptions spécifiques à un domaine plus rapidement que par le passé. Cela peut paraître banal, mais pour de nombreuses puces de pointe, c'est une nécessité de rivaliser et cela nécessite des changements fondamentaux dans la façon dont les puces sont conçues, fabriquées et emballées. Pour que cette approche fonctionne, elle nécessitera une combinaison de normes, de solutions de connectivité innovantes et de multiples disciplines d'ingénierie qui, dans le passé, n'avaient que peu ou pas d'interaction les unes avec les autres.

Parfois appelée « personnalisation de masse », elle inclut les compromis habituels en matière de puissance, de performances et de surface/coût (PPA/C), ainsi que des options d'assemblage rapide. C'est la promesse des composants de puces hétérogènes et, du point de vue de la mise à l'échelle, cela marque la prochaine phase de la loi de Moore. L’ensemble de l’écosystème des semi-conducteurs pose progressivement les bases de cette transition depuis plus d’une décennie.

Mais faire fonctionner ensemble des puces hétérogènes (essentiellement des IP renforcées provenant de plusieurs fournisseurs et fonderies) est un défi d'ingénierie à la fois nécessaire et intimidant. La première étape consiste à connecter les puces entre elles de manière cohérente pour obtenir des résultats prévisibles, et c'est là que les fonderies déploient beaucoup d'efforts, en particulier dans les normes Universal Chip Interconnect Express (UCIe) et Bundle of Wire (BoW). Bien que cette connectivité soit une exigence clé pour les trois, elle constitue également l’un des principaux sujets de désaccord.

En attendant que le 3D-IC soit pleinement intégré, la solution actuelle de la fonderie d'Intel consiste à développer ce que les initiés de l'industrie appellent un « socket » pour puce. Plutôt que de caractériser chaque puce pour le marché commercial, la société définit des spécifications et des interfaces afin que les fournisseurs de puces puissent développer ces minuscules puces aux fonctionnalités limitées pour répondre à ces spécifications. Cela résout un obstacle majeur sur le marché des puces commerciales. De la vitesse des données à la gestion de la chaleur et du bruit, tout doit fonctionner ensemble.

L'approche d'Intel s'appuie largement sur son pont d'interconnexion multi-puces intégré (EMIB), introduit pour la première fois en 2014. « Ce qui est vraiment intéressant avec la base EMIB, c'est que vous pouvez ajouter autant de puces que vous le souhaitez », a déclaré Lalitha Immaneni, vice-présidente du développement technologique chez Intel. « Nous n'avons aucune limite sur la quantité d'IP pouvant être utilisée dans un système. conception, et cela n'augmente pas la taille de l'interposeur, donc c'est rentable et indépendant du processus. Nous fournissons un kit de conception d'assemblage de package qui ressemble à un PDK d'assemblage traditionnel et nous leur donnons les règles de conception, le flux de référence, et nous leur disons quelles sont les structures autorisées. Ils fournissent tous les accessoires dont nous avons besoin pour l'assembler.

Selon la conception, un boîtier peut contenir plusieurs EMIB, complétées par des matériaux d'interface thermique (TIM) pour dissiper la chaleur qui peut être emprisonnée dans le boîtier. Les TIM, généralement des plots conçus pour évacuer la chaleur de la source, sont de plus en plus courants à mesure que la quantité de calcul dans un boîtier augmente et que les substrats deviennent plus fins pour raccourcir la distance que les signaux doivent parcourir.

Mais plus le substrat est fin, moins il dissipe efficacement la chaleur, ce qui entraîne des gradients thermiques dépendants de la charge de travail et donc difficiles à prévoir. L'élimination de cette chaleur peut nécessiter des TIM, des dissipateurs thermiques supplémentaires ou des méthodes de refroidissement encore plus exotiques telles que la microfluidique.

TSMC et Samsung proposent tous deux des ponts. Samsung intègre des ponts dans le RDL (une méthode appelée 2.3D ou I-Cube ETM) et les utilise pour connecter des sous-systèmes à ces ponts afin d'accélérer la durée de vie du silicium. Certains travaux d'intégration seront effectués dès le départ dans des modules connus plutôt que de s'appuyer sur des méthodes socket.

"Combiner deux, quatre ou huit processeurs dans un système est quelque chose que les clients très matures savent faire", a déclaré le PDG d'Arm, René Haas, lors d'un discours lors d'un récent événement Samsung Foundry. "Mais si vous voulez construire un SoC qui a. 128 connexions àLes réseaux de neurones Le CPU, la structure de la mémoire, le contrôleur d'interruption qui s'interface avec le NPU et le bus hors puce qui se connecte à une autre puce, cela nécessite alors beaucoup de travail. Au cours de la dernière année et demie, nous avons vu de nombreuses personnes construire ces SoC complexes et exiger plus de notre part. "

Samsung a également formé des alliances avec de petits fournisseurs de puces pour cibler des marchés spécifiques. Le concept original était qu'une entreprise fabriquait les puces d'E/S, une autre pour réaliser l'interconnexion et une troisième pour réaliser la logique, et lorsque cette approche s'avérait réalisable, d'autres entreprises se joindraient à nous pour offrir plus d'options aux clients.

TSMC a essayé un certain nombre d'approches différentes, notamment le pontage RDL et non RDL, la sortance, la puce 2,5D sur substrat de plaquette (CoWoS) et le système sur puce intégrée (SoIC), un concept 3D-IC dans lequel les puces utilisent très Des lignes d'interconnexion courtes sont emballées et empilées dans le substrat. En fait, TSMC propose des kits de conception de processus pour presque toutes les applications et crée activement des kits de conception d'assemblage pour les emballages avancés, y compris les conceptions de référence qui les accompagnent.

Le défi est que les clients des fonderies désireux d’investir dans ces packages complexes souhaitent de plus en plus de solutions hautement personnalisées. Pour y parvenir, TSMC a introduit un nouveau langage appelé 3Dblox, une approche de conception descendante qui mélange les structures physiques et de connexion, permettant d'appliquer des assertions entre les deux. Cette approche sandbox permet aux clients d'exploiter n'importe laquelle de ses méthodes de packaging : InFO, CoWoS et SoIC. C'est également essentiel pour le modèle commercial de TSMC, car la société est la seule fonderie pure parmi les trois – bien qu'Intel et Samsung se soient tous deux éloignés du secteur de la fonderie ces derniers mois.

"Nous avons commencé avec le concept de modularité", a déclaré Jim Chang, vice-président de la technologie avancée et de l'ingénierie des masques de TSMC, lors d'une démonstration lors du premier lancement de 3Dblox en 2023. "Nous pouvons utiliser cette syntaxe de langage ainsi que des assertions pour créer une pile 3D-IC complète."

Chang a expliqué que la raison en était le manque de cohérence entre les outils de conception physique et de conception de connexion. Mais il a ajouté qu'une fois l'approche développée, elle permettra également de réutiliser la puce dans différentes conceptions, car la plupart des fonctionnalités sont déjà bien définies et les conceptions sont modulaires.

Figure 1 : Approche 3Dblox de TSMC.Source : TSMC

Samsung a ensuite lancé son propre langage de description de système 3DCODE en décembre 2023. Samsung et TSMC affirment que leurs langages sont des standards, mais ils ressemblent davantage à de nouvelles plates-formes de règles de fonderie, car il est peu probable que les langages soient utilisés en dehors de leurs propres écosystèmes. L'approche 2.5D d'Intel ne nécessite pas de nouveau langage car les règles sont dictées par la spécification du socket, et elle permet une certaine personnalisation au détriment d'un délai de commercialisation plus rapide et d'une approche plus simple pour les développeurs de puces.

Défi des puces

Les chips présentent des avantages évidents. Ils peuvent être conçus indépendamment à n’importe quel nœud de processus raisonnable, ce qui est particulièrement important pour les capacités analogiques. Mais comment rassembler les éléments et produire des résultats prévisibles a été un défi majeur. La proposition originale de la DARPA pour une architecture de type Lego s’est avérée beaucoup plus complexe que prévu initialement et nécessiterait beaucoup d’efforts soutenus de la part de l’écosystème au sens large pour y parvenir.

Les chipsets doivent être synchronisés avec précision afin que les données critiques puissent être traitées, stockées et récupérées sans délai. Dans le cas contraire, des problèmes de timing peuvent survenir lorsqu'un calcul est retardé ou désynchronisé par rapport à d'autres calculs, ce qui entraîne des retards et des blocages potentiels. Dans les applications critiques ou pour la sécurité, une seconde perdue peut avoir de graves conséquences.

Simplifier le processus de conception est une entreprise extrêmement complexe, en particulier pour les conceptions spécifiques à un domaine, car il n'existe pas de normes unifiées. L'objectif de ces trois fonderies est d'offrir plus de choix aux entreprises développant des puces hautes performances et basse consommation. On estime qu'environ 30 à 35 % de toutes les conceptions de pointe sont actuellement réalisées par de grandes sociétés de systèmes telles que Google, Meta, Microsoft et Tesla. L'économie de la conception de puces et de boîtiers de pointe a subi des changements significatifs. La formule PPA/C et les compromis ont également considérablement changé.

Les puces développées pour ces sociétés de systèmes ne peuvent pas être vendues commercialement. Ainsi, s'ils parviennent à obtenir des performances par watt plus élevées, les coûts de conception et de fabrication peuvent être compensés par une puissance de refroidissement inférieure et une utilisation plus élevée, et potentiellement par un nombre moins important de serveurs. Pour les puces vendues dans les appareils mobiles et les serveurs commerciaux, l'inverse est vrai, où les coûts de développement élevés peuvent être amortis sur une production en grand volume. Les conceptions personnalisées dans des emballages avancés présentent des avantages économiques dans les deux cas, mais pour des raisons très différentes.

Zoom arrière, zoom avant et arrière

On estime qu’au sein de ces systèmes de chipsets complexes, il y aura plusieurs types de processeurs, certains hautement spécialisés et d’autres plus polyvalents. En raison des budgets énergétiques limités, au moins certains d’entre eux seront probablement développés sur des nœuds de processus de pointe. Les nœuds avancés offrent toujours une plus grande efficacité énergétique, ce qui permet de regrouper davantage de transistors dans la même zone pour des performances améliorées. Ceci est essentiel pour les applications IA/ML, car le traitement plus rapide de davantage de données nécessite davantage d’opérations de multiplication/accumulation dans une configuration hautement parallèle. Les transistors plus petits offrent une plus grande efficacité énergétique, permettant davantage de traitement par millimètre carré de silicium, mais nécessitent des modifications de la structure de grille pour éviter les fuites, c'est pourquoi les FET et les CFET à fourche apparaissent.

En bref, le leadership de processus a toujours de la valeur. Être le premier sur le marché avec des processus de pointe est bon pour les affaires, mais ce n’est qu’une pièce d’un puzzle plus vaste. Les trois fonderies ont annoncé leur intention de passer à des processus au niveau de l'angström. Intel prévoit de lancer le processus 18A cette année et le processus 14A quelques années plus tard.

Figure 2 : Feuille de route des processus d'Intel.Source : Fonderie Intel

Pendant ce temps, TSMC ajoutera l'A16 en 2027 (voir la figure 3 ci-dessous).

Figure 3 : Feuille de route de mise à l’échelle de TSMC entrant dans l’ère de l’angström.Source : TSMC

Samsung augmentera la résolution à 14 angströms avec son SF1.4 vers 2027, sautant apparemment 18/16 angströms. (Voir Figure 4)

Figure 4 : Feuille de route d’expansion des processus de Samsung.Source : Fonderie Samsung

Du point de vue des nœuds de processus, les trois fonderies sont sur la même voie. Mais le progrès ne concerne plus seulement les nœuds du processus. L'accent est de plus en plus mis sur la latence et les performances par watt spécifiques à un domaine, et c'est là que l'empilement logique prend avantage dans une véritable configuration 3D-IC, en utilisant des liaisons hybrides pour connecter les puces au substrat et entre elles. Le déplacement des électrons à travers les fils d'une puce planaire est toujours le plus rapide (en supposant que les signaux ne doivent pas voyager d'une extrémité à l'autre de la puce), mais empiler des transistors sur d'autres transistors n'est pas optimal et, dans certains cas, même mieux que planaire. SoC meilleurs puisque certains chemins de signaux verticaux peuvent être plus courts.

Dans une présentation récente, Taejoong Song, vice-président du développement commercial des fonderies chez Samsung Foundry, a présenté une feuille de route qui présente une technologie de superposition logique montée sur un substrat pour intégrer des puces de 2 nm (SF2) avec des puces de 4 nm (SF4X), toutes deux montées. sur un autre support. Il s'agit essentiellement d'un 3D-IC sur un boîtier 2.5D, qui est le concept 3.5D ou 5.5D mentionné précédemment. Song a déclaré que la fonderie commencerait à empiler SF1.4 sur SF2P en 2027. Ce qui est particulièrement intéressant dans cette approche est la possibilité de dissiper la chaleur. En séparant la logique des autres fonctions, la chaleur peut être évacuée des puces empilées via le substrat ou l'une des cinq faces exposées.

Figure 5 : architecture 3D-IC de Samsung pour l'IA.Source : Samsung

Intel, quant à lui, exploitera son Foveros Direct 3D pour empiler la logique sur la logique, à la fois face à face et face à face. Selon le dernier livre blanc d'Intel, cette approche permet de connecter des puces ou des tranches provenant de différentes fonderies avec une bande passante déterminée par l'espacement du cuivre. Le document indique que la première génération utilisera un espacement de cuivre de 9 µm, tandis que la deuxième génération utilisera un espacement de 3 µm.

Figure 6 : Foveros Direct 3D d'Intel.Source : Intel

"Real 3D-IC est livré avec Foveros, puis également avec des clés hybrides", a déclaré Immaneni d'Intel. « Vous ne pouvez pas suivre la voie de la conception traditionnelle et tout assembler, puis le valider et découvrir : « Oups, j'ai un problème ». Vous ne pouvez plus faire cela parce que cela va avoir un impact sur votre temps. marché. Vous voulez donc vraiment fournir un bac à sable pour le rendre prévisible, mais avant même d'entrer dans cet environnement de conception détaillée, je souhaite exécuter mon analyse mécanique/électrique/thermique afin qu'il n'y ait pas d'ouvertures ou de courts-circuits. Le fardeau du 3D-IC repose davantage sur la conception du code que sur l’exécution.

Foveros permet d'empiler des puces logiques actives sur une autre puce active ou passive, en utilisant la puce de base pour connecter toutes les puces du boîtier avec un pas de 36 microns. En tirant parti d'une technologie de tri avancée, Intel affirme pouvoir garantir 99 % de puces connues et un rendement de test post-assemblage de 97 %.

Pendant ce temps, le CoWoS de TSMC a été utilisé par NVIDIA et AMD pour le packaging avancé de leurs puces IA. CoWoS est essentiellement une approche 2.5D qui utilise un interposeur pour connecter le SoC et la mémoire HBM via des vias en silicium. Les projets de l'entreprise en matière de SoIC sont encore plus ambitieux, en emballant la mémoire logique dans un circuit intégré 3D en amont de la ligne de production, avec d'autres éléments tels que des capteurs. Cela peut réduire considérablement le temps d’assemblage pour plusieurs couches, tailles et fonctionnalités. TSMC affirme que son schéma de liaison permet des connexions plus rapides et plus courtes que les autres méthodes 3D-IC. Un rapport affirme qu'Apple utilisera la technologie SoIC de TSMC à partir de l'année prochaine, tandis qu'AMD étendra son utilisation de cette approche.

Autres nouveautés

Les technologies de processus et d’emballage en place ouvrent la porte à un plus large éventail d’options compétitives. Contrairement au passé où les grands fabricants de puces, les fournisseurs d'équipements et les sociétés EDA définissaient la feuille de route des puces, le monde des petites puces fournit aux clients finaux les outils nécessaires pour prendre ces décisions. Cela est dû en grande partie à la différence entre le nombre de fonctionnalités pouvant être intégrées dans un package et le nombre de fonctionnalités pouvant être intégrées dans les contraintes du masque SoC. Les packages peuvent être mis à l'échelle horizontalement ou verticalement selon les besoins et, dans certains cas, ils peuvent améliorer les performances grâce à une planification verticale.

Mais étant donné les énormes opportunités offertes par le cloud et la périphérie, notamment à mesure que l’intelligence artificielle devient plus répandue, les trois grandes fonderies et leurs écosystèmes se précipitent pour développer de nouvelles capacités et fonctionnalités. Dans certains cas, cela nécessite de tirer parti des ressources dont ils disposent déjà. Dans d’autres cas, cela nécessite une technologie entièrement nouvelle.

Samsung, par exemple, a commencé à détailler les plans d'un HBM personnalisé comprenant une pile DRAM 3D avec une couche logique configurable en dessous. C'est la deuxième fois que cette approche est utilisée. En 2011, Samsung et Micron ont développé conjointement des cubes de mémoire hybrides regroupant une pile DRAM sur une couche logique. Après que le JEDEC ait fait du HBM un standard, le HBM a gagné la guerre et le HMC a pratiquement disparu. Mais il n’y a rien de mal à l’approche HMC, c’est juste un mauvais timing.

Samsung prévoit de proposer un HBM personnalisé en option dans le nouveau facteur de forme. La mémoire est l'un des facteurs clés qui déterminent les performances, et la capacité de lire, d'écrire et de déplacer plus rapidement des données vers et depuis la mémoire et le processeur peut avoir un impact significatif sur les performances et la consommation d'énergie. Ces chiffres peuvent être considérablement améliorés si la mémoire est dimensionnée de manière appropriée pour une charge de travail ou un type de données spécifique, et si certains traitements peuvent être effectués à l'intérieur du module de mémoire afin de déplacer moins de données.

Figure 7 : Feuille de route et innovation de Samsung. Source : Ingénierie des semi-conducteurs/MemCon 2024

Pendant ce temps, Intel travaille sur une meilleure façon d’alimenter des transistors densément emballés, un problème persistant à mesure que la densité des transistors et le nombre de couches métalliques augmentent. Dans le passé, l’alimentation était acheminée depuis le haut de la puce, mais deux problèmes surviennent au niveau des nœuds les plus avancés. L’un d’entre eux consiste à fournir suffisamment de puissance à chaque transistor. Le second est le bruit, qui peut provenir de l’alimentation électrique, du substrat ou d’interférences électromagnétiques. Sans un blindage approprié, qui devient de plus en plus difficile à chaque nouveau nœud à mesure que les diélectriques et les fils deviennent plus fins, le bruit peut affecter l'intégrité du signal.

L'alimentation via l'arrière de la puce minimise ces problèmes et réduit la congestion des lignes. Mais cela pose également d’autres défis, comme celui de savoir comment percer des trous dans des substrats plus minces sans endommager la structure. Intel a apparemment résolu ces problèmes et prévoit de lancer sa solution d'alimentation arrière PowerVia cette année.

TSMC a annoncé son intention de mettre en œuvre une alimentation arrière A16 en 2026/2027. Le calendrier de Samsung est à peu près le même et permettra une alimentation arrière dans le processus SF2Z 2 nm.

Intel a également annoncé son intention de développer des substrats en verre, qui offrent une meilleure planéité et des taux de défauts inférieurs à ceux du CMOS. Ceci est particulièrement important aux nœuds avancés, où même des fosses à l’échelle nanométrique peuvent causer des problèmes. Comme pour l’alimentation du dos, les problèmes de traitement sont nombreux. L’avantage est que le verre a le même coefficient de dilatation thermique que le silicium, il est donc compatible avec la dilatation et la contraction des composants en silicium tels que les puces. Après des années de négligence, le verre est soudain devenu très attractif. En fait, TSMC et Samsung travaillent tous deux sur des substrats en verre, et l'ensemble de l'industrie commence à concevoir avec du verre, à le manipuler sans le casser et à l'inspecter.

Dans le même temps, TSMC attache une grande importance à la création d'un écosystème et à l'expansion de ses produits de transformation. De nombreux acteurs du secteur affirment que le véritable avantage de TSMC réside dans sa capacité à fournir des kits de développement de processus pour presque tous les processus ou packages. Selon Nikkei, la fonderie produit environ 90 % des puces les plus avancées au monde. Elle possède également l’expérience en matière d’emballage la plus avancée et l’écosystème le plus vaste et le plus vaste de toutes les fonderies, ce qui est important.

Cet écosystème est essentiel. L’industrie des puces est très complexe et diversifiée, et aucune entreprise ne peut tout faire à elle seule. La question à l’avenir est de savoir dans quelle mesure ces écosystèmes seront complets, surtout si le nombre de processus continue de croître. Par exemple, les fournisseurs EDA sont des catalyseurs essentiels et les équipes de conception ont besoin d’automatisation pour que tout processus ou approche d’emballage réussisse. Mais plus il existe d'options de processus et de packaging, plus il est difficile pour les fournisseurs d'EDA de prendre en charge chaque changement ou amélioration incrémentiel, et le délai entre l'annonce et la livraison peut être plus long.

en conclusion

Les récents échecs de la chaîne d'approvisionnement et la situation géopolitique ont convaincu les États-Unis et l'Europe de la nécessité de rapatrier l'industrie manufacturière et d'une « migration amicale ». Les investissements dans les usines de fabrication, les équipements, les outils et la recherche de semi-conducteurs sont sans précédent. L’impact que cela aura sur les trois principales fonderies reste à voir, mais cela donne certainement une impulsion au développement de nouvelles technologies telles que l’optique co-packagée, une multitude de nouveaux matériaux et l’informatique cryogénique.

L’impact de tous ces changements sur les parts de marché est de plus en plus difficile à suivre. Il ne s’agit plus de savoir quelle fonderie produit les puces sur le plus petit nœud de processus, ni même combien de puces sont expédiées. Un package avancé peut contenir des dizaines de chiplets. La véritable clé est d’être capable de fournir des solutions importantes aux clients de manière rapide et efficace. Dans certains cas, le facteur déterminant est la performance par watt, tandis que dans d'autres cas, il peut être temps d'obtenir des résultats, la consommation d'énergie étant une considération secondaire. Dans d’autres cas, il se peut qu’une seule fonderie leader puisse proposer un nombre suffisant de combinaisons de fonctionnalités. Mais il est clair que la concurrence entre les fonderies est beaucoup plus complexe que jamais, et elle devient de plus en plus complexe. Dans ce monde extrêmement complexe, de simples mesures comparatives ne s’appliquent plus.

*Avertissement : cet article a été créé par l'auteur original. Le contenu de l'article est son opinion personnelle. Notre réimpression est uniquement destinée au partage et à la discussion. Cela ne signifie pas que nous sommes d'accord ou d'accord avec lui. Si vous avez des objections, veuillez contacter le backend.