이 기사는 Semiconductor Industry Perspective(ID: ICVIEWS)의 세미엔지니어링에서 편집되었습니다.

평면 스케일링의 장점이 줄어들면서 3차원 분야와 신기술 분야의 OEM 경쟁이 심화됩니다.

Intel, Samsung, TSMC 등 최첨단 파운드리 3곳은 로드맵의 일부 핵심 부분을 작성하기 시작하여 차세대 칩 기술에 대한 공격적인 제공 날짜를 추가하고 대폭 향상된 성능과 보다 빠른 맞춤형 설계 제공을 위한 기반을 마련했습니다. 기반을 마련합니다.

다음 프로세스 노드로 이동하는 방법을 결정하는 업계 로드맵이 하나뿐이었던 과거와는 달리, 오늘날 3대 주조소는 점점 더 자체 경로를 구축하고 있습니다. 3D 트랜지스터 및 패키징, 다양한 활성화 및 확장 기술, 더 크고 다양한 생태계를 통해 모두 동일한 방향으로 움직이고 있습니다. 그러나 접근 방식, 아키텍처 및 타사 지원에서 몇 가지 주요 차이점이 나타납니다.

세 가지 모두의 로드맵에 따르면 트랜지스터 스케일링은 적어도 18/16/14옹스트롬 범위까지 계속될 것이며 일부에서는 나노시트 및 크로스칩 전계 효과 트랜지스터(FET)에서 상보형 전계 효과 트랜지스터(CFET)로 전환될 가능성이 있습니다. 미래의 점. 주요 동인은 인공 지능/기계 학습 및 처리해야 하는 데이터의 확산이며, 대부분의 경우 더 높은 처리량을 달성하기 위해 높은 수준의 중복성과 동질성을 갖춘 요소 배열을 처리하는 작업이 포함됩니다.

다른 경우에는 이러한 설계에 수십 또는 수백 개의 칩이 포함될 수 있으며, 일부는 특정 데이터 유형용이고 다른 일부는 보다 일반적인 처리용입니다. 칩은 2.5D 구성으로 기판에 장착할 수 있습니다. 이 접근 방식은 고대역폭 메모리(HBM)의 통합을 단순화하고 모바일 장치에서도 기반을 확보했기 때문에 데이터 센터에서 인기를 얻었습니다. 예로는 이미지 센서, 전원 공급 장치, 중요하지 않은 기능을 위한 추가 디지털 로직 등이 있습니다. 세 파운드리 모두 완전한 3D-IC를 개발하고 있습니다. 또한 로직이 로직 위에 쌓여 기판에 장착되지만 열과 같은 물리적 영향을 최소화하기 위해 다른 기능과 분리되는 하이브리드 옵션도 제공됩니다. 이러한 이기종 구성을 3.5D 및 5.5D라고 합니다.

빠르고 대량 맞춤화

가장 큰 변화 중 하나는 도메인별 설계를 과거보다 더 빠르게 시장에 출시한다는 것입니다. 평범하게 들릴 수도 있지만 많은 최첨단 칩의 경우 경쟁이 필요하며 칩의 설계, 제조 및 패키징 방식에 근본적인 변화가 필요합니다. 이러한 접근 방식이 작동하려면 과거에는 상호 작용이 제한되거나 전혀 없었던 표준, 혁신적인 연결 솔루션 및 여러 엔지니어링 분야의 조합이 필요합니다.

"대량 맞춤화"라고도 불리는 여기에는 일반적인 전력, 성능, 면적/비용(PPA/C) 절충은 물론 빠른 조립 옵션도 포함됩니다. 이는 이기종 칩 구성요소의 약속이며, 확장성 관점에서 볼 때 무어의 법칙의 다음 단계를 표시합니다. 전체 반도체 생태계는 10년 넘게 이러한 전환을 위한 기반을 점차적으로 마련해 왔습니다.

그러나 본질적으로 여러 벤더 및 파운드리의 IP로 강화된 이기종 칩을 함께 작동시키는 것은 필요하면서도 어려운 엔지니어링 과제입니다. 첫 번째 단계는 예측 가능한 결과를 얻기 위해 일관된 방식으로 칩을 연결하는 것입니다. 여기서 파운드리는 특히 UCIe(Universal Chip Interconnect Express) 및 BoW(Bundle of Wire) 표준에서 많은 노력을 기울입니다. 이 연결성은 세 가지 모두의 핵심 요구 사항이지만 의견이 일치하지 않는 주요 영역 중 하나이기도 합니다.

3D-IC가 완전히 통합될 때까지 인텔 파운드리의 현재 솔루션은 업계 내부자가 칩 "소켓"이라고 부르는 것을 개발하는 것입니다. 상용 시장을 위해 각 칩을 특성화하는 대신 회사는 칩 공급업체가 해당 사양을 충족하기 위해 기능이 제한된 작은 칩을 개발할 수 있도록 사양과 인터페이스를 정의합니다. 이는 상용 칩 시장의 주요 장애물을 해결합니다. 데이터 속도부터 열 및 소음 관리까지 모든 것이 함께 작동해야 합니다.

Intel의 접근 방식은 2014년에 처음 도입된 EMIB(Embedded Multichip Interconnect Bridge)에 크게 의존합니다. Intel의 기술 개발 담당 부사장인 Lalitha Immaneni는 “EMIB 기반의 정말 멋진 점은 원하는 만큼 많은 칩을 추가할 수 있다는 것입니다. 인터포저의 크기를 늘리지 않으므로 비용 효율적이고 프로세스에 구애받지 않습니다. 우리는 기존 어셈블리 PDK와 유사한 패키지 어셈블리 설계 키트를 제공하고 설계 규칙, 참조 흐름, 허용되는 구조가 무엇인지 알려주면 조립에 필요한 모든 액세서리를 제공합니다.”

설계에 따라 패키지 내에 갇힐 수 있는 열을 발산하기 위해 열 인터페이스 재료(TIM)로 보완된 여러 개의 EMIB가 패키지에 있을 수 있습니다. 일반적으로 소스에서 열을 전도하도록 설계된 패드인 TIM은 패키지 내의 컴퓨팅 양이 증가하고 신호 이동 거리를 단축하기 위해 기판이 얇아짐에 따라 점점 더 보편화되고 있습니다.

그러나 기판이 얇을수록 열 방출 효과가 떨어지며, 이로 인해 작업 부하에 따라 열 구배가 발생하므로 예측하기 어렵습니다. 이 열을 제거하려면 TIM, 추가 방열판 또는 미세 유체와 같은 더욱 이국적인 냉각 방법이 필요할 수 있습니다.

TSMC와 삼성 모두 브리지를 제공합니다. 삼성은 RDL(2.3D 또는 I-Cube ETM이라는 방법)에 브리지를 내장하고 이를 사용하여 하위 시스템을 이러한 브리지에 연결하여 실리콘 수명을 단축합니다. 일부 통합 작업은 소켓 방법에 의존하지 않고 알려진 양호한 모듈에서 사전에 수행됩니다.

Arm CEO 르네 하스(Rene Haas)는 최근 삼성 파운드리 행사에서 기조연설을 통해 "2개, 4개 또는 8개의 CPU를 시스템에 결합하는 것은 매우 성숙한 고객이 수행하는 방법을 알고 있는 작업"이라고 말했습니다. 128개 연결신경망 CPU, 메모리 구조, NPU와 인터페이스하는 인터럽트 컨트롤러, 다른 칩과 연결되는 오프칩 버스 등에는 많은 작업이 필요합니다. 지난 1년 반 동안 우리는 복잡한 SoC를 구축하고 우리에게 더 많은 것을 원하는 사람들을 많이 보았습니다. "

삼성은 또한 특정 시장을 겨냥하기 위해 소규모 칩 공급업체들과 제휴를 맺고 있습니다. 원래 개념은 한 회사가 I/O 칩을 만들고, 다른 회사가 인터커넥트를 만들고, 세 번째 회사가 로직을 만드는 것이었고, 이러한 접근 방식이 실현 가능하다고 입증되면 다른 회사도 합류하여 고객에게 더 많은 옵션을 제공했습니다.

TSMC는 RDL 및 비RDL 브리징, 팬아웃, 2.5D CoWoS(Chip on Wafer Substrate), SoIC(System on Integrated Chip), 칩을 매우 많이 사용하는 3D-IC 개념 등 다양한 접근 방식을 시도했습니다. 짧은 인터커넥트 라인은 기판 내에 패키징되어 적층됩니다. 실제로 TSMC는 거의 모든 응용 분야에 대한 프로세스 설계 키트를 제공하고 참조 설계를 포함하여 고급 패키징을 위한 어셈블리 설계 키트를 적극적으로 제작해 왔습니다.

문제는 이러한 복잡한 패키지에 투자하려는 파운드리 고객이 고도로 맞춤화된 솔루션을 점점 더 원한다는 것입니다. 이를 달성하기 위해 TSMC는 물리적 구조와 연결 구조를 혼합하여 둘 사이에 어설션을 적용할 수 있는 하향식 설계 접근 방식인 3Dblox라는 새로운 언어를 도입했습니다. 이 샌드박스 접근 방식을 통해 고객은 InFO, CoWoS 및 SoIC 등 모든 패키징 방법을 활용할 수 있습니다. Intel과 Samsung 모두 최근 몇 달 동안 파운드리 사업과 거리를 두었지만 TSMC는 세 회사 중 유일한 순수 파운드리 업체이기 때문에 이는 TSMC의 비즈니스 모델에도 중요합니다.

TSMC의 첨단 기술 및 마스크 엔지니어링 담당 부사장인 Jim Chang은 2023년 3Dblox가 처음 출시될 때 시연하는 동안 "우리는 모듈성 개념에서 시작했습니다."라고 말했습니다. "우리는 이 언어 구문과 어설션을 사용하여 완전한 3D-IC 스택을 구축할 수 있습니다."

Chang은 그 이유가 물리적 및 연결 설계 도구 간의 일관성이 부족하기 때문이라고 말했습니다. 그러나 일단 접근 방식이 개발되면 대부분의 기능이 이미 잘 정의되어 있고 설계가 모듈식이기 때문에 다양한 설계에서 칩을 재사용하는 것도 가능해질 것이라고 덧붙였습니다.

그림 1: TSMC의 3Dblox 접근 방식.출처: TSMC

이후 삼성은 2023년 12월 자체 시스템 설명 언어인 3DCODE를 출시했습니다. 삼성과 TSMC 모두 자신들의 언어가 표준이라고 주장하지만, 해당 언어가 자체 생태계 외부에서 사용될 가능성이 낮기 때문에 새로운 파운드리 규칙 플랫폼에 가깝습니다. Intel의 2.5D 접근 방식은 소켓 사양에 따라 규칙이 결정되므로 새로운 언어가 필요하지 않으며 출시 기간을 단축하고 칩 개발자를 위한 접근 방식을 단순화하는 대신 일부 사용자 정의가 가능합니다.

칩 챌린지

칩에는 분명한 장점이 있습니다. 합리적인 프로세스 노드에서 독립적으로 설계할 수 있으며 이는 특히 아날로그 기능에 중요합니다. 그러나 조각들을 어떻게 조합하고 예측 가능한 결과를 생성하는가가 주요 과제였습니다. 레고와 같은 아키텍처에 대한 DARPA의 원래 제안은 원래 생각했던 것보다 훨씬 더 복잡한 것으로 밝혀졌으며 이를 실현하려면 더 넓은 생태계의 지속적인 노력이 필요했습니다.

중요한 데이터를 지연 없이 처리, 저장 및 검색할 수 있도록 칩셋을 정밀하게 동기화해야 합니다. 그렇지 않으면 한 계산이 지연되거나 다른 계산과 동기화되지 않아 지연 및 교착 상태가 발생할 수 있는 타이밍 문제가 발생할 수 있습니다. 임무 또는 안전이 중요한 애플리케이션에서는 1초의 손실도 심각한 결과를 초래할 수 있습니다.

통일된 표준이 없기 때문에 설계 프로세스를 단순화하는 것은 특히 도메인별 설계의 경우 매우 복잡한 노력입니다. 이들 세 파운드리의 목표는 고성능, 저전력 칩을 개발하는 기업에 더 많은 선택권을 제공하는 것입니다. 현재 모든 첨단 디자인의 약 30~35%가 Google, Meta, Microsoft, Tesla 등 대형 시스템 회사의 책임으로 추산됩니다. 첨단 칩 및 패키지 디자인의 경제성은 큰 변화를 겪었습니다. PPA/C 공식과 절충안도 크게 변경되었습니다.

이러한 시스템 회사를 위해 개발된 칩은 상업적으로 판매될 수 없습니다. 따라서 와트당 더 높은 성능을 달성할 수 있다면 냉각 전력을 낮추고 활용도를 높이며 잠재적으로 서버 수를 줄여 설계 및 제조 비용을 상쇄할 수 있습니다. 모바일 장치 및 상용 서버에 판매되는 칩의 경우, 대량 생산을 통해 높은 개발 비용을 상각할 수 있는 경우는 그 반대입니다. 고급 포장의 맞춤형 디자인은 두 가지 모두에 경제적 이점을 제공하지만 그 이유는 매우 다릅니다.

축소, 확대 및 축소

이러한 복잡한 칩렛 시스템에는 여러 유형의 프로세서가 있을 것으로 추정되며 일부는 고도로 전문화되고 다른 일부는 보다 범용적입니다. 제한된 전력 예산으로 인해 이들 중 적어도 일부는 최첨단 프로세스 노드에서 개발될 가능성이 높습니다. 고급 노드는 여전히 더 높은 에너지 효율성을 제공하므로 더 많은 트랜지스터를 동일한 영역에 배치하여 성능을 향상시킬 수 있습니다. 더 많은 데이터를 더 빠르게 처리하려면 고도의 병렬 구성에서 더 많은 곱셈/누산 작업이 필요하기 때문에 이는 AI/ML 애플리케이션에 매우 중요합니다. 더 작은 트랜지스터는 더 큰 에너지 효율성을 제공하여 실리콘 제곱밀리미터당 더 많은 처리가 가능하지만 누출을 방지하려면 게이트 구조를 변경해야 합니다. 이것이 바로 포크시트 FET 및 CFET가 등장하는 이유입니다.

즉, 프로세스 리더십은 여전히 ​​가치가 있습니다. 최첨단 프로세스를 통해 시장에 최초로 진출하는 것은 비즈니스에 좋지만 이는 더 큰 퍼즐의 한 조각일 뿐입니다. 세 파운드리 모두 옹스트롬 수준의 공정으로 전환할 계획을 발표했습니다. 인텔은 올해 18A 프로세스를 출시하고 몇 년 후에는 14A 프로세스를 출시할 계획입니다.

그림 2: Intel의 프로세스 로드맵.출처: 인텔 파운드리

한편, TSMC는 2027년에 A16을 추가할 예정입니다(아래 그림 3 참조).

그림 3: 옹스트롬 시대로 접어드는 TSMC의 확장 로드맵.출처: TSMC

삼성은 2027년경 SF1.4를 통해 해상도를 14옹스트롬으로 끌어올려 18/16옹스트롬을 건너뛴 것으로 보입니다. (그림 4 참조)

그림 4: 삼성의 프로세스 확장 로드맵.출처 : 삼성 파운드리

프로세스 노드 관점에서 볼 때 세 파운드리 모두 동일한 경로에 있습니다. 그러나 발전은 더 이상 프로세스 노드에만 국한되지 않습니다. 도메인별 지연 시간과 와트당 성능에 대한 관심이 높아지고 있으며, 여기서 로직 스태킹은 하이브리드 본드를 사용하여 칩을 기판에 연결하고 서로 연결하는 진정한 3D-IC 구성을 활용합니다. 평면 칩의 와이어를 통해 전자를 이동시키는 것은 여전히 ​​가장 빠르지만(신호가 칩의 한쪽 끝에서 다른 쪽 끝으로 이동할 필요가 없다고 가정) 다른 트랜지스터 위에 트랜지스터를 쌓는 것은 차선책이며 어떤 경우에는 평면보다 더 좋습니다. 일부 수직 신호 경로가 더 짧을 수 있으므로 SoC가 더 좋습니다.

송태중 삼성파운드리 파운드리사업개발부 부사장은 최근 프레젠테이션에서 2nm(SF2) 칩과 4nm(SF4X) 칩을 결합해 기판에 탑재하는 로직 오버레이 기술이 탑재된 로드맵을 제시했다. 다른 기판에. 이는 기본적으로 2.5D 패키지의 3D-IC로 앞서 언급한 3.5D 또는 5.5D 개념입니다. 송씨는 파운드리가 2027년부터 SF2P에 SF1.4를 적층하기 시작할 것이라고 말했다. 이 접근 방식의 특히 매력적인 점은 열을 발산할 수 있다는 점입니다. 로직을 다른 기능과 분리함으로써 기판이나 5개의 노출된 면 중 하나를 통해 적층된 칩에서 열을 제거할 수 있습니다.

그림 5: AI를 위한 삼성의 3D-IC 아키텍처.출처 : 삼성

한편 Intel은 Foveros Direct 3D를 활용하여 대면 및 대면 모두에서 로직 위에 로직을 쌓을 예정입니다. Intel의 최신 백서에 따르면 이 접근 방식을 사용하면 서로 다른 파운드리의 칩이나 웨이퍼를 구리 비아 간격에 따라 결정되는 대역폭으로 연결할 수 있습니다. 논문에 따르면 1세대는 9μm 구리 간격을 사용하고 2세대는 3μm 간격을 사용합니다.

그림 6: Intel의 Foveros Direct 3D.출처: 인텔

Intel의 Immaneni는 "진짜 3D-IC에는 Foveros와 하이브리드 키가 함께 제공됩니다."라고 말했습니다. “전통적인 디자인 경로를 따라 모든 것을 하나로 합친 다음 검증하고 '아, 문제가 생겼습니다.'라는 사실을 알아낼 수는 없습니다. 그렇게 하면 작업 시간에 영향을 미치기 때문에 더 이상 그렇게 할 수 없습니다. 따라서 예측 가능하도록 샌드박스를 제공하고 싶지만 이 세부 설계 환경에 들어가기 전에도 열림이나 단락이 없도록 기계/전기/열 분석을 실행하고 싶습니다. 3D-IC의 부담은 실행보다는 코드 설계에 더 가깝습니다.”

Foveros를 사용하면 기본 칩을 사용하여 패키지의 모든 칩을 36미크론 피치로 ​​연결하여 능동 로직 칩을 다른 능동 또는 수동 칩 위에 쌓을 수 있습니다. Intel은 고급 분류 기술을 활용하여 99%의 양호한 칩과 97%의 조립 후 테스트 수율을 보장할 수 있다고 주장합니다.

한편, TSMC의 CoWoS는 NVIDIA와 AMD에서 AI 칩의 고급 패키징에 사용되었습니다. CoWoS는 본질적으로 인터포저를 사용하여 SoC와 HBM 메모리를 실리콘 비아를 통해 연결하는 2.5D 접근 방식입니다. SoIC에 대한 회사의 계획은 훨씬 더 야심적입니다. 센서와 같은 다른 요소와 함께 생산 라인의 프런트 엔드에서 3D-IC에 논리 메모리를 패키징하는 것입니다. 이를 통해 여러 레이어, 크기 및 기능에 대한 조립 시간을 크게 줄일 수 있습니다. TSMC는 자사의 본딩 방식이 다른 3D-IC 방법보다 더 빠르고 짧은 연결을 가능하게 한다고 주장합니다. 한 보고서에서는 Apple이 내년부터 TSMC의 SoIC 기술을 사용할 것이며 AMD는 이 접근 방식의 사용을 확대할 것이라고 주장합니다.

기타 혁신

공정 및 패키징 기술은 더욱 광범위한 경쟁 옵션을 제공합니다. 대형 칩 제조업체, 장비 공급업체 및 EDA 회사가 칩 로드맵을 정의했던 과거와 달리 소형 칩 세계에서는 최종 고객에게 이러한 결정을 내릴 수 있는 도구를 제공합니다. 이는 주로 패키지에 넣을 수 있는 기능 수와 SoC 마스크의 제약 조건 내에 넣을 수 있는 기능 수의 차이로 인해 발생합니다. 패키지는 필요에 따라 수평 또는 수직으로 확장할 수 있으며 경우에 따라 수직 평면도를 통해 성능을 향상시킬 수 있습니다.

그러나 클라우드와 엣지의 엄청난 기회, 특히 인공 지능이 더욱 보편화됨에 따라 3개 주요 파운드리와 해당 생태계는 새로운 기능과 기능을 개발하기 위해 경쟁하고 있습니다. 어떤 경우에는 이미 보유하고 있는 리소스를 활용해야 합니다. 다른 경우에는 완전히 새로운 기술이 필요합니다.

예를 들어, 삼성은 아래에 구성 가능한 로직 레이어가 있는 3D DRAM 스택을 포함하는 맞춤형 HBM에 대한 세부 계획을 시작했습니다. 이 접근법이 사용된 것은 이번이 두 번째입니다. 2011년에 삼성과 마이크론은 로직 레이어에 DRAM 스택을 패키징한 하이브리드 메모리 큐브를 공동 개발했습니다. JEDEC가 HBM을 표준으로 만든 이후 HBM은 전쟁에서 승리했고 HMC는 사실상 사라졌습니다. 하지만 HMC 접근 방식에는 아무런 문제가 없습니다. 단지 타이밍이 잘못되었을 뿐입니다.

삼성은 새로운 폼팩터의 옵션으로 맞춤형 HBM을 제공할 계획이다. 메모리는 성능을 결정하는 핵심 요소 중 하나이며, 메모리와 프로세서에서 더 빠르게 데이터를 읽고 쓰고 이동하는 능력은 성능과 전력 소비에 큰 영향을 미칠 수 있습니다. 특정 작업 부하나 데이터 유형에 맞게 메모리 크기를 적절하게 조정하고 메모리 모듈 내에서 일부 처리를 수행하여 이동해야 하는 데이터를 줄일 수 있다면 이러한 수치는 크게 향상될 수 있습니다.

그림 7: 삼성 로드맵 및 혁신. 출처: 반도체 엔지니어링/MemCon 2024

한편, 인텔은 트랜지스터 밀도와 금속층 수가 증가함에 따라 계속되는 문제인 조밀하게 포장된 트랜지스터에 전력을 공급하는 더 나은 방법을 연구해 왔습니다. 과거에는 전원이 칩 상단에서 아래로 라우팅되었지만 가장 발전된 노드에서는 두 가지 문제가 발생합니다. 하나는 실제로 각 트랜지스터에 충분한 전력을 공급하는 문제입니다. 두 번째는 전원 공급 장치, 기판 또는 전자기 간섭으로 인해 발생할 수 있는 소음입니다. 적절한 차폐가 없으면(유전체와 전선이 얇아짐에 따라 새로운 노드마다 점점 더 어려워짐) 잡음이 신호 무결성에 영향을 미칠 수 있습니다.

칩 뒷면을 통해 전력을 공급하면 이러한 문제가 최소화되고 라인 정체가 줄어듭니다. 그러나 구조를 손상시키지 않고 더 얇은 기판에 구멍을 뚫는 방법과 같은 다른 과제도 발생합니다. Intel은 분명히 이러한 문제를 해결했으며 올해 PowerVia 후면 전원 공급 장치 솔루션을 출시할 계획입니다.

TSMC는 2026/2027년에 A16 후면 전원 공급 장치를 구현할 계획이라고 밝혔습니다. 삼성의 타임라인은 거의 동일하며 SF2Z 2nm 공정에서 후면 전력 공급을 가능하게 할 것입니다.

인텔은 또한 CMOS보다 더 나은 평탄도와 더 낮은 결함률을 제공하는 유리 기판에 대한 계획을 발표했습니다. 이는 나노 규모의 구덩이도 문제를 일으킬 수 있는 고급 노드에서 특히 중요합니다. 뒷면에 전원을 공급하는 것과 마찬가지로 처리 문제도 많습니다. 장점은 유리가 실리콘과 동일한 열팽창계수를 갖고 있어 칩 등 실리콘 부품의 팽창과 수축에 적합하다는 점이다. 몇 년간 방치한 끝에 유리는 갑자기 매우 매력적이 되었습니다. 실제로 TSMC와 삼성 모두 유리 기판 작업을 하고 있고, 업계 전체가 유리로 디자인하고, 깨지지 않게 다루고, 검사하기 시작했습니다.

동시에 TSMC는 생태계 구축과 프로세스 제품 확장에 큰 중요성을 부여합니다. 많은 업계 관계자들은 TSMC의 진정한 장점은 거의 모든 프로세스 또는 패키지에 대한 프로세스 개발 키트를 제공할 수 있는 능력이라고 말합니다. Nikkei에 따르면 이 파운드리 공장은 세계 최첨단 칩의 약 90%를 생산합니다. 또한 가장 발전된 패키징 경험과 파운드리 중 가장 크고 광범위한 생태계를 보유하고 있다는 점이 중요합니다.

이 생태계는 매우 중요합니다. 칩 산업은 매우 복잡하고 다양하며 어느 회사도 모든 것을 할 수는 없습니다. 앞으로의 질문은 특히 프로세스 수가 계속해서 증가할 경우 이러한 생태계가 얼마나 완성될 것인가입니다. 예를 들어, EDA 공급업체는 필수적인 조력자이며 설계 팀은 모든 프로세스 또는 패키징 접근 방식이 성공하려면 자동화가 필요합니다. 그러나 프로세스와 패키징 옵션이 많을수록 EDA 공급업체가 모든 점진적인 변경이나 개선을 지원하기가 더 어려워지고 발표와 제공 사이의 지연 시간이 길어질 수 있습니다.

결론적으로

최근 공급망 실패와 지정학으로 인해 미국과 유럽은 제조업을 본국으로 가져오고 "우호적인 이주"를 해야 한다는 확신을 갖게 되었습니다. 반도체 공장, 장비, 도구 및 연구에 대한 투자는 전례가 없습니다. 이것이 3개의 주요 주조소에 미칠 영향은 아직 알 수 없지만, 공동 패키지 광학, 다양한 신소재 및 극저온 컴퓨팅과 같은 신기술에 대한 자극을 제공하는 것은 확실합니다.

이러한 모든 변화가 시장 점유율에 미치는 영향을 추적하기가 점점 더 어려워지고 있습니다. 더 이상 어느 파운드리가 가장 작은 프로세스 노드에서 칩을 생산하는지, 심지어 얼마나 많은 칩이 배송되는지가 중요하지 않습니다. 고급 패키지에는 수십 개의 칩렛이 있을 수 있습니다. 진짜 핵심은 고객에게 중요한 솔루션을 빠르고 효율적으로 제공할 수 있다는 것입니다. 어떤 경우에는 추진 요인이 와트당 성능인 반면, 다른 경우에는 결과를 도출하는 데 시간이 소요될 수 있으며 전력 소비는 부차적인 고려 사항입니다. 다른 경우에는 단 하나의 선도적인 파운드리만이 충분한 수의 기능 조합을 제공할 수 있습니다. 그러나 파운드리 경쟁이 그 어느 때보다 훨씬 더 복잡하고, 점점 더 복잡해지고 있다는 것은 분명합니다. 이 매우 복잡한 세상에서는 단순한 비교 측정 기준이 더 이상 적용되지 않습니다.

*면책조항: 이 기사는 원저자가 작성했습니다. 기사의 내용은 그의 개인적인 의견이며, 우리가 이에 동의하거나 동의한다는 의미는 아닙니다.