Este artigo foi compilado a partir de semiengenharia pela Semiconductor Industry Perspective (ID: ICVIEWS)

À medida que as vantagens da escala planar diminuem, a concorrência dos OEM no campo tridimensional e nas novas tecnologias se intensifica.

Três fundições de ponta – Intel, Samsung e TSMC – começaram a preencher algumas peças-chave de seus roteiros, acrescentando datas de entrega agressivas para futuras gerações de tecnologia de chips e preparando o terreno para um desempenho significativamente melhorado e entrega mais rápida de designs personalizados. estabelece a base.

Ao contrário do que acontecia no passado, quando havia apenas um roteiro da indústria que determinava como avançar para o próximo nó do processo, hoje as três maiores fundições estão cada vez mais traçando os seus próprios caminhos. Todos eles estão se movendo na mesma direção geral, com transistores e embalagens 3D, uma gama de tecnologias facilitadoras e escalonáveis ​​e um ecossistema maior e mais diversificado. Mas surgem algumas diferenças importantes em sua abordagem, arquitetura e suporte de terceiros.

Os roteiros de todos os três mostram que a escala do transistor continuará pelo menos na faixa de 18/16/14 angstrom, com uma possível mudança de transistores de efeito de campo (FETs) de nanofolhas e chips cruzados para transistores de efeito de campo complementares (CFETs) em alguns ponto no futuro. Os principais impulsionadores são a inteligência artificial/aprendizado de máquina e a proliferação de dados que precisam ser processados, o que na maioria dos casos envolverá o processamento de matrizes de elementos, muitas vezes com altos níveis de redundância e homogeneidade, para alcançar maior rendimento.

Em outros casos, esses projetos podem conter dezenas ou centenas de chips, alguns para tipos de dados específicos e outros para processamento mais geral. Os chips podem ser montados em um substrato em configuração 2,5D, abordagem que ganhou força em data centers porque simplifica a integração de memória de alta largura de banda (HBM) e também ganhou espaço em dispositivos móveis onde, entre outras coisas, Os exemplos incluem sensores de imagem, fontes de alimentação e lógica digital adicional para funções não críticas. Todas as três fundições estão trabalhando em CIs 3D completos. E também haverá opções híbridas disponíveis, onde a lógica é empilhada em cima da lógica e montada no substrato, mas separada de outras funções para minimizar impactos físicos como o calor – essa configuração heterogênea é conhecida como 3,5D e 5,5D.

Personalização rápida e em massa

Uma das maiores mudanças é trazer designs específicos de domínio ao mercado mais rapidamente do que no passado. Isto pode parecer banal, mas para muitos chips de ponta é uma necessidade competir e requer mudanças fundamentais na forma como os chips são projetados, fabricados e embalados. Para que esta abordagem funcione, será necessária uma combinação de normas, soluções de conectividade inovadoras e múltiplas disciplinas de engenharia que, no passado, tiveram interação limitada ou nenhuma interação entre si.

Às vezes chamado de "personalização em massa", inclui as compensações usuais de potência, desempenho e área/custo (PPA/C), bem como opções de montagem rápida. Esta é a promessa de componentes de chip heterogêneos e, de uma perspectiva de escala, marca a próxima fase da Lei de Moore. Todo o ecossistema de semicondutores tem gradualmente lançado as bases para esta transição há mais de uma década.

Mas fazer com que chips heterogêneos – essencialmente IP reforçado de vários fornecedores e fundições – funcionem juntos é um desafio de engenharia que é ao mesmo tempo necessário e assustador. O primeiro passo é conectar os chips de maneira consistente para obter resultados previsíveis, e é aqui que as fundições se esforçam muito, especialmente nos padrões Universal Chip Interconnect Express (UCIe) e Bundle of Wire (BoW). Embora esta conectividade seja um requisito fundamental para todos os três, é também uma das principais áreas de desacordo.

Até que o 3D-IC esteja totalmente integrado, a solução atual da fundição da Intel é desenvolver o que os especialistas da indústria chamam de “soquete” de chip. Em vez de caracterizar cada chip para o mercado comercial, a empresa define especificações e interfaces para que os fornecedores de chips possam desenvolver esses minúsculos chips com funcionalidade limitada para atender a essas especificações. Isso resolve um grande obstáculo no mercado comercial de chips. Da velocidade dos dados ao gerenciamento de calor e ruído, tudo precisa funcionar em conjunto.

A abordagem da Intel depende fortemente de sua Embedded Multichip Interconnect Bridge (EMIB), lançada pela primeira vez em 2014. “O que é realmente legal sobre a base EMIB é que você pode adicionar quantos chips quiser”, disse Lalitha Immaneni, vice-presidente de desenvolvimento de tecnologia da Intel. “Não temos limite para a quantidade de IP que pode ser usada em um sistema. design e não aumenta o tamanho do intermediário, por isso é econômico e independente do processo. Fornecemos um kit de design de montagem de pacote, que é como um PDK de montagem tradicional e fornecemos a eles as regras de design, a referência. fluxo, e nós dizemos a eles quais são as estruturas permitidas. Eles fornecem todos os acessórios que precisamos para montá-lo.

Dependendo do projeto, pode haver vários EMIBs em um pacote, complementados por materiais de interface térmica (TIMs) para dissipar o calor que pode estar preso dentro do pacote. Os TIMs, normalmente blocos projetados para conduzir o calor para longe da fonte, estão se tornando mais comuns à medida que a quantidade de computação dentro de um pacote aumenta e os substratos se tornam mais finos para encurtar a distância que os sinais precisam percorrer.

Mas quanto mais fino o substrato, menos eficaz ele é na dissipação de calor, o que resulta em gradientes térmicos dependentes da carga de trabalho e, portanto, difíceis de prever. A remoção desse calor pode exigir TIMs, dissipadores de calor adicionais ou métodos de resfriamento ainda mais exóticos, como microfluídicos.

Tanto a TSMC quanto a Samsung oferecem pontes. A Samsung incorpora pontes no RDL (um método chamado 2.3D ou I-Cube ETM) e as utiliza para conectar subsistemas a essas pontes para acelerar a vida útil do silício. Algum trabalho de integração será feito antecipadamente em módulos em bom estado, em vez de depender de métodos de soquete.

“Combinar duas, quatro ou oito CPUs em um sistema é algo que clientes muito maduros sabem fazer”, disse o CEO da Arm, Rene Haas, durante um discurso em um evento recente da Samsung Foundry “Mas se você quiser construir um SoC que tenha. 128 conexões paraRedes neurais A CPU, a estrutura de memória, o controlador de interrupção que faz interface com o NPU e o barramento fora do chip que se conecta a outro chip, então isso requer muito trabalho. No último ano e meio, vimos muitas pessoas construindo esses SoCs complexos querendo mais de nós. "

A Samsung também tem formado alianças com fornecedores menores de chips para atingir mercados específicos. O conceito original era que uma empresa fabricasse os chips de E/S, outra fizesse a interconexão e uma terceira fizesse a lógica, e quando essa abordagem se mostrasse viável, outras empresas se uniriam para oferecer mais opções aos clientes.

A TSMC tentou uma série de abordagens diferentes, incluindo ponte RDL e não RDL, fan-out, Chip 2.5D em substrato Wafer (CoWoS) e System on Integrated Chips (SoIC), um conceito 3D-IC no qual os chips usam muito Linhas curtas de interconexão são embaladas e empilhadas dentro do substrato. Na verdade, a TSMC oferece kits de design de processos para quase todas as aplicações e tem criado ativamente kits de design de montagem para embalagens avançadas, incluindo designs de referência que os acompanham.

O desafio é que os clientes de fundição dispostos a investir nesses pacotes complexos desejam cada vez mais soluções altamente personalizadas. Para conseguir isso, a TSMC introduziu uma nova linguagem chamada 3Dblox, uma abordagem de design de cima para baixo que combina estruturas físicas e de conexão, permitindo que afirmações sejam aplicadas entre as duas. Essa abordagem sandbox permite que os clientes aproveitem qualquer um de seus métodos de empacotamento – InFO, CoWoS e SoIC. Também é crucial para o modelo de negócios da TSMC, já que a empresa é a única fundição pura entre as três – embora tanto a Intel quanto a Samsung tenham se distanciado do negócio de fundição nos últimos meses.

“Começamos com o conceito de modularidade”, disse Jim Chang, vice-presidente de tecnologia avançada e engenharia de máscaras da TSMC, durante uma demonstração quando o 3Dblox for lançado pela primeira vez em 2023. "Podemos usar esta sintaxe de linguagem mais asserções para construir uma pilha 3D-IC completa."

Chang disse que a razão para isso é a falta de consistência entre as ferramentas de design físico e de conexão. Mas acrescentou que, uma vez desenvolvida a abordagem, também será possível reutilizar o chip em diferentes designs, porque a maioria das características já está bem definida e os designs são modulares.

Figura 1: abordagem 3Dblox da TSMC.Fonte: TSMC

Posteriormente, a Samsung lançou sua própria linguagem de descrição de sistema 3DCODE em dezembro de 2023. Tanto a Samsung quanto a TSMC afirmam que suas linguagens são padrões, mas são mais como novas plataformas de regras de fundição porque é improvável que as linguagens sejam usadas fora de seus próprios ecossistemas. A abordagem 2.5D da Intel não requer uma nova linguagem porque as regras são ditadas pela especificação do soquete e permite alguma personalização às custas de um tempo de lançamento no mercado mais rápido e de uma abordagem mais simples para desenvolvedores de chips.

Desafio de fichas

Os chips têm vantagens claras. Eles podem ser projetados de forma independente em qualquer nó de processo razoável, o que é especialmente importante para recursos analógicos. Mas como juntar as peças e produzir resultados previsíveis tem sido um grande desafio. A proposta original da DARPA para uma arquitetura semelhante ao Lego revelou-se muito mais complexa do que inicialmente previsto e exigiu muito esforço sustentado do ecossistema mais amplo para que isso acontecesse.

Os chipsets precisam ser sincronizados com precisão para que dados críticos possam ser processados, armazenados e recuperados sem demora. Caso contrário, poderão surgir problemas de tempo quando um cálculo estiver atrasado ou fora de sincronia com outros cálculos, resultando em atrasos e potenciais impasses. Em aplicações de missão crítica ou de segurança, uma segunda perda pode ter consequências graves.

Simplificar o processo de projeto é uma tarefa extremamente complexa, especialmente para projetos de domínios específicos, pois não existem padrões unificados. O objetivo dessas três fundições é fornecer mais opções para empresas que desenvolvem chips de alto desempenho e baixo consumo de energia. Estima-se que cerca de 30% a 35% de todos os designs de ponta são atualmente responsáveis ​​​​por grandes empresas de sistemas como Google, Meta, Microsoft e Tesla. A economia do design de chips e pacotes de ponta mudou significativamente, e o PPA. Fórmula /C e As compensações também mudaram significativamente.

Os chips desenvolvidos para essas empresas de sistemas não podem ser vendidos comercialmente. Portanto, se conseguirem obter um desempenho mais elevado por watt, os custos de design e fabricação poderão ser compensados ​​por uma menor potência de resfriamento e maior utilização – e potencialmente menos servidores. Para chips vendidos em dispositivos móveis e servidores comerciais, o oposto é verdadeiro, onde os altos custos de desenvolvimento podem ser amortizados em relação à produção em alto volume. Projetos personalizados em embalagens avançadas trazem benefícios econômicos para ambos, mas por razões muito diferentes.

Diminuir o zoom, aumentar e diminuir o zoom

Estima-se que dentro desses complexos sistemas de chips existirão vários tipos de processadores, alguns altamente especializados e outros de uso mais geral. Devido aos orçamentos de energia limitados, pelo menos alguns deles provavelmente serão desenvolvidos em nós de processos de última geração. Os nós avançados ainda oferecem maior eficiência energética, o que permite que mais transistores sejam agrupados na mesma área para melhorar o desempenho. Isso é fundamental para aplicativos de IA/ML porque o processamento mais rápido de mais dados requer mais operações de multiplicação/acumulação em uma configuração altamente paralela. Transistores menores oferecem maior eficiência energética, permitindo mais processamento por milímetro quadrado de silício, mas exigem alterações na estrutura da porta para evitar vazamentos, e é por isso que os FETs e CFETs forksheet estão chegando.

Em suma, a liderança de processos ainda tem valor. Ser o primeiro a comercializar processos de ponta é bom para os negócios, mas é apenas uma peça de um quebra-cabeça maior. Todas as três fundições anunciaram planos para avançar em direção a processos de nível angstrom. A Intel planeja lançar o processo 18A este ano e o processo 14A alguns anos depois.

Figura 2: Roteiro de processos da Intel.Fonte: Fundição Intel

Enquanto isso, a TSMC adicionará A16 em 2027 (veja a Figura 3 abaixo).

Figura 3: Roteiro de escalonamento da TSMC entrando na era angstrom.Fonte: TSMC

A Samsung aumentará a resolução para 14 angstroms com seu SF1.4 por volta de 2027, aparentemente pulando 18/16 angstroms. (Ver Figura 4)

Figura 4: Roteiro de expansão de processos da Samsung.Fonte: fundição Samsung

Do ponto de vista do nó do processo, todas as três fundições estão no mesmo caminho. Mas o progresso não se trata mais apenas de nós de processo. Há um foco crescente na latência específica do domínio e no desempenho por watt, e é aqui que o empilhamento lógico tira vantagem em uma verdadeira configuração 3D-IC, usando ligações híbridas para conectar os chips ao substrato e entre si. Mover elétrons através de fios em um chip planar ainda é mais rápido (assumindo que os sinais não precisam viajar de uma extremidade à outra do chip), mas empilhar transistores em cima de outros transistores não é o ideal e, em alguns casos, até melhor do que planar SoCs Melhores, pois alguns caminhos de sinal verticais podem ser mais curtos.

Em uma apresentação recente, Taejoong Song, vice-presidente de desenvolvimento de negócios de fundição da Samsung Foundry, apresentou um roteiro que apresenta tecnologia de sobreposição lógica montada em um substrato para combinar chips de 2nm (SF2) com chips de 4nm (SF4X), ambos montados em outro substrato. Este é basicamente um 3D-IC em um pacote 2,5D, que é o conceito 3,5D ou 5,5D mencionado anteriormente. Song disse que a fundição começará a empilhar SF1.4 em SF2P em 2027. O que é particularmente atraente nesta abordagem é a possibilidade de dissipar calor. Ao separar a lógica de outras funções, o calor pode ser removido dos chips empilhados através do substrato ou de qualquer um dos cinco lados expostos.

Figura 5: Arquitetura 3D-IC da Samsung para IA.Fonte: Samsung

Enquanto isso, a Intel aproveitará seu Foveros Direct 3D para empilhar lógica sobre lógica, tanto presencialmente quanto presencialmente. De acordo com o último white paper da Intel, esta abordagem permite que chips ou wafers de diferentes fundições sejam conectados com largura de banda determinada pelo cobre por meio de espaçamento. O artigo afirma que a primeira geração usará espaçamento de cobre de 9 µm, enquanto a segunda geração usará espaçamento de 3 µm.

Figura 6: Foveros Direct 3D da Intel.Fonte: Intel

“Os CIs 3D reais vêm com Foveros e também com chaves híbridas”, disse Immaneni da Intel. “Você não pode seguir o caminho do design tradicional e juntar tudo e depois validar e descobrir: 'Ops, estou com um problema.' mercado. Então você realmente deseja fornecer uma sandbox para torná-lo previsível, mas mesmo antes de entrar neste ambiente de design detalhado, quero executar minha análise mecânica/elétrica/térmica para que possa haver aberturas ou curtos. A carga do 3D-IC está mais no design do código do que na execução.”

Foveros permite que chips lógicos ativos sejam empilhados em cima de outro chip ativo ou passivo, usando o chip base para conectar todos os chips do pacote com um passo de 36 mícrons. Ao aproveitar a tecnologia de classificação avançada, a Intel afirma que pode garantir 99% de chips em bom estado e 97% de rendimento em testes pós-montagem.

Enquanto isso, o CoWoS da TSMC tem sido usado pela NVIDIA e pela AMD para empacotamento avançado de seus chips de IA. CoWoS é essencialmente uma abordagem 2.5D que usa um interposer para conectar a memória SoC e HBM através de vias de silício. Os planos da empresa para SoIC são ainda mais ambiciosos, empacotando a memória lógica em um IC 3D na linha de produção, junto com outros elementos, como sensores. Isso pode reduzir significativamente o tempo de montagem de múltiplas camadas, tamanhos e recursos. A TSMC afirma que seu esquema de ligação permite conexões mais rápidas e mais curtas do que outros métodos 3D-IC. Um relatório afirma que a Apple usará a tecnologia SoIC da TSMC a partir do próximo ano, enquanto a AMD expandirá o uso dessa abordagem.

Outras inovações

As tecnologias de processo e embalagem existentes abrem as portas para uma gama mais ampla de opções competitivas. Ao contrário do que acontecia no passado, onde grandes fabricantes de chips, fornecedores de equipamentos e empresas de EDA definiam o roteiro dos chips, o mundo dos pequenos chips fornece aos clientes finais as ferramentas para tomar essas decisões. Isto se deve em grande parte à diferença no número de recursos que podem ser colocados em um pacote versus o número de recursos que podem ser colocados dentro das restrições da máscara SoC. Os pacotes podem ser dimensionados horizontalmente ou verticalmente conforme necessário e, em alguns casos, podem melhorar o desempenho através do planejamento vertical.

Mas dadas as enormes oportunidades na nuvem e na borda, especialmente à medida que a inteligência artificial se torna mais predominante, as três principais fundições e os seus ecossistemas estão a correr para desenvolver novas capacidades e funcionalidades. Em alguns casos, isto requer aproveitar os recursos que já possuem. Em outros casos, requer tecnologia inteiramente nova.

A Samsung, por exemplo, começou a detalhar planos para um HBM personalizado que inclui uma pilha DRAM 3D com uma camada lógica configurável por baixo. Esta é a segunda vez que esta abordagem é utilizada. Em 2011, a Samsung e a Micron desenvolveram em conjunto cubos de memória híbrida que empacotavam uma pilha DRAM em uma camada lógica. Depois que o JEDEC tornou o HBM um padrão, o HBM venceu a guerra e o HMC basicamente desapareceu. Mas não há nada de errado com a abordagem HMC, é apenas o momento errado.

A Samsung planeja oferecer HBM customizado como uma opção no novo formato. A memória é um dos principais fatores que determinam o desempenho, e a capacidade de ler, gravar e mover dados de e para a memória e o processador mais rapidamente pode ter um impacto significativo no desempenho e no consumo de energia. Esses números podem ser melhorados significativamente se a memória for dimensionada adequadamente para uma carga de trabalho ou tipo de dados específico e se algum processamento puder ser feito dentro do módulo de memória, de modo que menos dados precisem ser movidos.

Figura 7: Roteiro e inovação da Samsung. Fonte: Engenharia de Semicondutores/MemCon 2024

Enquanto isso, a Intel tem trabalhado em uma maneira melhor de alimentar transistores densamente compactados, um problema constante à medida que a densidade dos transistores e o número de camadas metálicas aumentam. No passado, a energia era direcionada para baixo a partir do topo do chip, mas surgem dois problemas nos nós mais avançados. Um deles é o desafio de realmente fornecer energia suficiente para cada transistor. O segundo é o ruído, que pode vir da fonte de alimentação, do substrato ou de interferência eletromagnética. Sem a blindagem adequada – o que se torna cada vez mais difícil a cada novo nó à medida que os dielétricos e os fios ficam mais finos – o ruído pode afetar a integridade do sinal.

A alimentação pela parte traseira do chip minimiza esses problemas e reduz o congestionamento da linha. Mas também traz outros desafios, como fazer furos em substratos mais finos sem danificar a estrutura. Aparentemente, a Intel resolveu esses problemas e planeja lançar sua solução de fonte de alimentação traseira PowerVia este ano.

A TSMC disse que planeja implementar a fonte de alimentação traseira A16 em 2026/2027. O cronograma da Samsung é praticamente o mesmo e permitirá a alimentação traseira no processo SF2Z 2nm.

A Intel também anunciou planos para substratos de vidro, que oferecem melhor planicidade e menores taxas de defeitos do que o CMOS. Isto é especialmente importante em nós avançados, onde mesmo poços em nanoescala podem causar problemas. Tal como acontece com a alimentação das costas, há muitos problemas de processamento. A vantagem é que o vidro tem o mesmo coeficiente de expansão térmica que o silício, por isso é compatível com a expansão e contração de componentes de silício, como chips. Após anos de negligência, o vidro tornou-se subitamente muito atraente. Na verdade, tanto a TSMC quanto a Samsung estão trabalhando em substratos de vidro, e toda a indústria está começando a projetar com vidro, manuseá-lo sem quebrá-lo e inspecioná-lo.

Ao mesmo tempo, a TSMC atribui grande importância à construção de um ecossistema e à expansão dos seus produtos de processo. Muitos especialistas do setor dizem que a verdadeira vantagem da TSMC é sua capacidade de fornecer kits de desenvolvimento de processos para quase todos os processos ou pacotes. Segundo o Nikkei, a fundição produz cerca de 90% dos chips mais avançados do mundo. Ela também possui a mais avançada experiência em embalagens e o maior e mais amplo ecossistema de qualquer fundição, o que é importante.

Este ecossistema é crítico. A indústria de chips é muito complexa e diversificada e nenhuma empresa pode fazer tudo. A questão daqui para frente é quão completos serão estes ecossistemas, especialmente se o número de processos continuar a crescer. Por exemplo, os fornecedores de EDA são facilitadores essenciais e as equipes de design precisam de automação para que qualquer abordagem de processo ou embalagem seja bem-sucedida. Mas quanto mais opções de processos e embalagens existirem, mais difícil será para os fornecedores de EDA apoiarem cada mudança ou melhoria incremental, e o tempo de espera entre o anúncio e a entrega pode ser maior.

para concluir

As recentes falhas na cadeia de abastecimento e a geopolítica convenceram os Estados Unidos e a Europa de que precisam de trazer a indústria transformadora de volta para casa e de uma "migração amigável". Os investimentos em fábricas de semicondutores, equipamentos, ferramentas e pesquisas não têm precedentes. O impacto que isto terá nas três principais fundições ainda está por ser visto, mas certamente proporciona algum impulso para novas tecnologias, como a óptica integrada, uma série de novos materiais e a computação criogénica.

O impacto de todas estas mudanças na quota de mercado é cada vez mais difícil de acompanhar. Não se trata mais de qual fundição está produzindo chips no menor nó do processo, ou mesmo de quantos chips são enviados. Um pacote avançado pode ter dezenas de chips. A verdadeira chave é ser capaz de fornecer soluções importantes aos clientes de forma rápida e eficiente. Em alguns casos, o fator determinante é o desempenho por watt, enquanto em outros casos pode ser o tempo para obter resultados, sendo o consumo de energia uma consideração secundária. Em outros casos, pode acontecer que apenas uma fundição líder possa fornecer um número suficiente de combinações de recursos. Mas está claro que a concorrência na fundição é muito mais complexa do que nunca e está cada vez mais complexa. Neste mundo altamente complexo, as métricas comparativas simples já não se aplicam.

*Isenção de responsabilidade: este artigo foi criado pelo autor original. O conteúdo do artigo é sua opinião pessoal. Nossa reimpressão é apenas para compartilhamento e discussão. Não significa que concordamos ou concordamos com ele.