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para satisfacer la demanda de capacidad de producción de paquetes avanzados de servidores de ia, tsmc se está preparando.

en la reunión del informe financiero de julio, el presidente de tsmc, wei zhejia, también mencionó, en respuesta a las preocupaciones de los analistas sobre la escasa capacidad de producción de cowos para envases avanzados, que la popularidad de la inteligencia artificial ha impulsado la demanda de cowos de tsmc es muy fuerte, y tsmc. continúa expandiéndose a partir de 2025. se espera que la oferta y la demanda se equilibren en 2026. el gasto de capital de cowos no se puede indicar claramente en este momento, porque está tratando de aumentar cada año, se mencionó la última vez que la capacidad de producción aumentará. más del doble este año y la empresa también está trabajando muy duro para ampliar la capacidad de producción.

para lograr este objetivo, tsmc packaging está ampliando frenéticamente su capacidad de producción.

comprando fábricas, construyendo fábricas, tsmc continúa expandiendo la producción

en la ruta de expansión de envases de tsmc, la fábrica innolux nanke 4 adquirida anteriormente, cuyo nombre en código es el área de fábrica ap8, será una buena elección para el desarrollo de envases de la empresa. debido a que esta transacción eliminará la fase anual de evaluación de impacto ambiental, la compañía espera poner la planta en producción en la segunda mitad del próximo año. según los medios taiwaneses, la futura capacidad de producción de la fábrica es nueve veces mayor que la de la zhunan advanced packaging factory e incluirá fundición de obleas y circuitos integrados 3d.

a mediados de agosto de este año, tsmc anunció que gastaría nt $ 17,14 mil millones para comprar la fábrica de paneles lcd de 5.5 generación de innolux en nanke. la fábrica fue originalmente el foco del gigante de la memoria micron hasta que tsmc e innolux anunciaron la transacción de la fábrica. noticias, el mundo exterior sabía que tsmc había tomado la iniciativa.

la cadena de suministro reveló que la razón principal por la que tsmc comprará innolux nanke factory 4 es para ahorrar el paso de evaluación de impacto ambiental anual. a diferencia de la fábrica de embalaje avanzada en chiayi, siempre que se lleve a cabo el proyecto de modificación en fábrica, la máquina puede. se instalará en menos de 1 año. se puede poner en producción después de mudarse.

los actores de la industria de equipos señalaron que después de que se confirmó la transacción de la fábrica, tsmc lanzó un plan de construcción de la fábrica ap8, con el objetivo de ponerla en producción en la segunda mitad de 2025. los pedidos de fabricación de equipos de máquinas relacionados se están llevando a cabo simultáneamente. y se espera que la entrega comience en abril del próximo año, con aproximadamente 1 no será difícil comenzar la producción de prueba en la segunda mitad del año y ponerla en producción en la segunda mitad del año.

dado que la fábrica ap8 es nueve veces más grande que la fábrica de embalaje avanzado de zhunan, la cadena de suministro cree que no solo habrá capacidad de producción de cowos de embalaje avanzado, sino que en el futuro podrán existir líneas de producción de circuitos integrados 3d, embalaje en abanico y fundición de obleas con procesos avanzados. también estacionado.

además de comprar fábricas, la construcción de fábricas anteriores de tsmc también avanza de manera constante.

en mayo de este año, la planta de envasado avanzado cowos de tsmc ubicada en el parque científico de chiayi comenzó su construcción. sin embargo, durante el proceso de construcción se excavaron ruinas sospechosas y el tratamiento correspondiente se está llevando a cabo de acuerdo con la ley de bienes culturales. preocupado por el progreso de la planta. sin embargo, taiwán dijo que se espera que el trabajo de limpieza relacionado con la ley de bienes culturales se complete en octubre de este año, y que la instalación planificada de la planta de envasado avanzado de tsmc jiake en el tercer trimestre del próximo año no se verá afectada.

según planes anteriores, tsmc establecerá dos plantas de envasado avanzado cowos en chiayi, con la producción en masa prevista originalmente para 2028. específicamente para el proceso, se informa que esta fábrica se enfoca principalmente en la integración de sistemas de un solo chip (soic), y tsmc también es optimista sobre el empaquetado 3d. entre sus clientes actuales se incluye el chip principal amd mi300, y se espera que el número de clientes aumente aún más. para 2026. .

debido a la fuerte demanda de cowos, tsmc todavía está buscando ubicaciones adecuadas para la expansión de la planta en taiwán. la planta de tongluo que se planeó anteriormente encontró problemas de agua y suelo, mientras que la primera planta en chiayi quedó temporalmente estancada (se desenterraron las reliquias). centrándose en la enorme demanda a largo plazo, lo que llevó a tsmc a buscar más ubicaciones coincidentes con anticipación. según informes de los medios anteriores, el magistrado del condado de yunlin, zhang lishan, señaló que el gobierno del condado lanzó de forma independiente el "plan del parque industrial huwei" y se esfuerza por asegurar que tsmc establezca una fábrica en el área de aproximadamente 29,75 hectáreas del parque huwei. , que se encuentra cerca de zhongke.

sin embargo, noticias recientes han señalado que, además del terreno recientemente adquirido alrededor de nanke, tsmc ha decidido abandonar yunlin y transferir su fábrica a pingtung. tsmc afirmó que hay muchas consideraciones a la hora de elegir la ubicación de la fábrica y no descarta ninguna posibilidad. a principios de este año, incluso se reveló que tsmc, la principal fundición de obleas, estaba considerando establecer una planta de envasado avanzada en japón, lo cual es suficiente para ver la popularidad de esta tecnología de envasado.

las entidades legales estadounidenses estiman que la capacidad de producción mensual cowos de tsmc puede superar las 32.000 piezas para finales de año, si se incluyen terceros, puede acercarse a las 40.000 piezas, y la capacidad de producción mensual rondará las 70.000 piezas para finales de 2025.

he jun, vicepresidente de operaciones, tecnología y servicios de embalaje avanzados de tsmc, también reveló en la exposición de semiconductores que se espera que la capacidad de producción de embalajes avanzados de cowos tenga una tasa de crecimiento anual compuesta de más del 50% de 2022 a 2026, y continuará ampliar la producción para 2026. en los últimos 3 años, solía tomar cinco años construir una fábrica, pero ahora se ha reducido a dos años para satisfacer las necesidades de los clientes.

el centro de investigación digitimes señaló en el "informe especial de chips ai" publicado a mediados de agosto que el embalaje avanzado está creciendo más rápido que los procesos avanzados. en el campo del embalaje avanzado, los chips ai dependen en gran medida de la tecnología de embalaje cowos de tsmc. expansión de la capacidad de producción de cowos de 2023 a 2028 la cagr superará el 50%, y la tasa de crecimiento compuesto anual promedio de expansión de procesos avanzados por debajo de 5 nm en la industria de la fundición de 2023 a 2028 alcanzará el 23%.

si bien la capacidad de producción ha aumentado significativamente, tsmc también está iterando la tecnología de embalaje de la empresa para brindar más soporte a los clientes.

actualización continua de la tecnología de embalaje.

en un seminario reciente para clientes norteamericanos, el fabricante de chips reveló una ambiciosa hoja de ruta para el empaquetado de chips y tecnologías de interconexión óptica de vanguardia. es probable que estos avances desencadenen una ola de rendimiento informático en los próximos años.

la primera es la tecnología de empaquetado de chips, que tsmc ha denominado "cowos" (chip on wafer substrate), que es esencialmente una versión mejorada del diseño típico de chips pequeños, en el que se integran varios chips más pequeños en un solo paquete. pero tsmc lo está llevando a nuevos niveles de increíble escala y complejidad.

la versión actual de cowos admite intercaladores (capas a base de silicio) de hasta 3,3 veces el tamaño de las fotomáscaras típicas utilizadas en litografía. pero para 2026, "cowos_l" de tsmc aumentará su tamaño a aproximadamente 5,5 veces el tamaño de la máscara, dejando espacio para chips lógicos más grandes y hasta 12 pilas de memoria hbm. solo un año después, en 2027, cowos se expandirá a un tamaño sorprendente de 8 veces el tamaño de la máscara o incluso más.

estamos hablando de un paquete integrado con una superficie de 6.864 milímetros cuadrados, mucho más grande que una tarjeta de crédito. estos gigantes de cowos pueden incorporar cuatro chips lógicos apilados, así como una docena de pilas de memoria hbm4 y chips de e/s adicionales.

para darle una idea de su escala, broadcom también mostró un procesador de inteligencia artificial personalizado con dos chips lógicos y 12 pilas de memoria. el chip parece más grande que el último y potente acelerador de nvidia. según los informes, este chip que utiliza la tecnología de empaquetado taijidan wafer substrate chip (cowos) tiene un chip informático cercano al límite de la fotomáscara (858 milímetros cuadrados, 26 mm x 33 mm).

pero este chip sigue siendo minúsculo en comparación con lo que tsmc está preparando para 2027. porque, como se mencionó anteriormente, tsmc espera que sus soluciones utilicen sustratos de hasta 120x120 mm.

en el panorama del packaging de tsmc, el 3d ic sin duda desempeñará un papel importante.

también en el seminario de tecnología de este año, tsmc esbozó una hoja de ruta que reducirá la tecnología desde el actual paso de 9 μm hasta un paso de 3 μm para 2027, apilando combinaciones de chips a16 y n2.

según los informes, el sistema apilado 3d en tecnología de chip integrado (soic) de tsmc es la implementación de tsmc de unión de obleas híbridas. la unión híbrida permite apilar dos dispositivos lógicos avanzados directamente uno encima del otro, lo que permite conexiones ultradensas (y ultracortas) entre los dos chips, dirigidas principalmente a piezas de alto rendimiento. actualmente, soic-x (sin problemas) se utiliza en aplicaciones específicas, como la tecnología cpu 3d v-cache de amd y su serie de productos de ia instinct mi300. si bien la adopción está creciendo, la tecnología de la generación actual está limitada por el tamaño del chip y el espacio entre interconexiones.

pero si todo va según el plan de tsmc, se espera que estas restricciones desaparezcan pronto. soic - par. los chips, a su vez, se conectarán utilizando un paso de unión de 3 μm a través de vías de silicio (tsv), tres veces la densidad del paso actual de 9 μm. estas pequeñas interconexiones permitirán una mayor cantidad de conexiones en general, lo que aumentará considerablemente la densidad del ancho de banda (y, por lo tanto, el rendimiento) del chip ensamblado.

además de desarrollar la tecnología de empaquetado soic-x sin golpes para dispositivos que requieren un rendimiento extremadamente alto, tsmc también lanzará un proceso de empaquetado soic-p con golpes en un futuro próximo. soic-p está diseñado para aplicaciones más económicas y de menor rendimiento que aún requieren apilamiento 3d pero no requieren el rendimiento adicional ni la complejidad de las conexiones tsv de cobre a cobre sin golpes. esta tecnología de empaquetado permitirá que una gama más amplia de empresas aproveche los soic y, aunque tsmc no puede hablar por los planes de sus clientes, las versiones más baratas de la tecnología pueden hacerla adecuada para aplicaciones de consumo más preocupadas por los costos.

según los planes actuales de tsmc, para 2025, la compañía ofrecerá tecnología soic-p de adelante hacia atrás (f2b) que puede combinar chips superiores n3 (3 nm) de tamaño de máscara 0,2 con n4 (4 nm). conectado mediante microprotuberancias de paso de 25 μm. en 2027, tsmc lanzará la tecnología soic-p de delante hacia atrás (f2f), que puede colocar un chip superior n2 en un chip inferior n3 con un paso de 16 μm.

todavía queda mucho trabajo por hacer para que los soic sean más populares y accesibles entre los desarrolladores de chips, incluida la mejora continua de sus interfaces de chip a chip. pero tsmc parece ser muy optimista sobre la adopción de soic por parte de la industria y espera lanzar alrededor de 30 diseños de soic entre 2026 y 2027.

el medio taiwanés trendforce citó a jun he, vicepresidente de tecnología y servicios de embalaje avanzados de tsmc, en un discurso anterior en semicon taiwán. tsmc cree que 3d ic es el método clave para integrar la memoria del chip ai y los chips lógicos. he jun también señaló que se espera que el mercado mundial de semiconductores se convierta en una industria de billones de dólares en 2030, de la cual hpc y la ia son las fuerzas impulsoras clave, que representan el 40%. esto también hace que los chips de ia sean una fuerza impulsora clave para los circuitos integrados 3d. embalaje.

he jun dijo que la razón por la que los clientes eligen utilizar plataformas ic 3d para el diseño de múltiples chips y la fabricación de chips ai está relacionada con su menor costo y su menor carga de conversión de diseño.

he jun explicó que al convertir el diseño tradicional de soc+hbm a arquitectura chiplet y hbm, el nuevo chip lógico será el único componente que deberá diseñarse desde cero, mientras que otros componentes como e/s y soc pueden utilizar tecnologías de proceso existentes. . este enfoque puede reducir los costos de producción en volumen hasta en un 76%. señaló que si bien la nueva arquitectura puede aumentar los costos de producción en un 2 %, el costo total de propiedad (tco) mejora en un 22 % debido a estas ganancias de eficiencia.

sin embargo, los circuitos integrados 3d aún enfrentan desafíos, especialmente en términos de mejorar el rendimiento. he jun enfatizó que la clave para mejorar la capacidad de producción de circuitos integrados 3d radica en el tamaño del chip y la complejidad del proceso. en cuanto al tamaño del chip, los chips más grandes pueden acomodar más chips, mejorando así el rendimiento. sin embargo, esto también aumenta la complejidad del proceso, potencialmente triplicando la dificultad. además, existen riesgos asociados con la desalineación, rotura y falla de la viruta durante la extracción.

para hacer frente a estos desafíos de riesgo, he jun identificó tres factores clave: automatización y estandarización de herramientas, control y calidad de procesos, y soporte de la plataforma de fabricación 3dfabric.

para la automatización y estandarización de herramientas, las capacidades diferenciadas de tsmc con sus proveedores de herramientas son fundamentales. actualmente, tsmc cuenta con 64 proveedores y tiene la capacidad de tomar una posición de liderazgo en el campo de las herramientas de embalaje avanzadas. en términos de control de procesos y calidad, tsmc utiliza herramientas pnp de alta resolución y control de calidad impulsado por ia para garantizar una gestión de calidad integral y sólida. finalmente, utiliza la plataforma de fabricación 3dfabric para integrar 1.500 materiales en la cadena de suministro para lograr la optimización.

el packaging optoelectrónico, el próximo objetivo de tsmc

si bien se desarrolla vigorosamente el embalaje eléctrico tradicional, la luz también se ha convertido en un foco de atención para tsmc.

en el seminario técnico de este año, tsmc también reveló su estrategia de “motor óptico 3d”, que tiene como objetivo integrar interconexiones ópticas ultrarrápidas en los diseños de sus clientes. a medida que aumentan las demandas de ancho de banda, el cable de cobre simplemente no puede satisfacer las demandas de las cargas de trabajo de hpc y centros de datos de vanguardia. los enlaces ópticos que aprovechan la fotónica de silicio integrada proporcionan un mayor rendimiento y un menor consumo de energía.

tsmc dijo que la compañía está desarrollando la tecnología compact universal photonic engine (coup: compact universal photonic engine) para respaldar el crecimiento explosivo en la transmisión de datos provocado por el auge de la ia. coupe utiliza la tecnología de apilamiento de chips soic-x para apilar chips electrónicos encima de chips fotónicos, proporcionando la impedancia más baja en la interfaz entre chips y siendo más eficiente energéticamente que los métodos de apilamiento tradicionales. tsmc planea obtener la certificación coupe como dispositivo enchufable de factor de forma pequeño en 2025, y luego integrarlo en el paquete cowos como una óptica empaquetada (cpo) en 2026, incorporando la conectividad óptica directamente al paquete.

mediante el uso de tecnología avanzada de apilamiento 3d, tsmc empaqueta dispositivos electrónicos y fotónicos juntos. la primera generación se conectaba a un puerto de fibra óptica estándar a 1,6 tbps, el doble de la velocidad de la ethernet de gama alta actual. el producto de segunda generación aumenta las velocidades a 6,4 tbps al integrar coupe con el procesador en el paquete cowos de tsmc. la culminación de la hoja de ruta es el diseño del "intercalador coupe" de cowos con un sorprendente ancho de banda de fibra de 12,8 tbps.

respecto a la tecnología fotónica de silicio de tsmc, aunque la compañía ha anunciado recientemente sus planes. pero según informan los medios taiwaneses, en realidad ya tenían planes para esto desde muy temprano.

los medios taiwaneses declararon que al utilizar la base de datos de patentes incopat para buscar el estado actual de la tecnología de patentes de óptica de empaquetado conjunto de cpo, descubrieron que tsmc ya ha lanzado un diseño en este campo tecnológico y actualmente es uno de los principales titulares de patentes en este campo. por ejemplo, ya en 2013, tsmc presentó la patente us9423578b2, que proponía usar señales ópticas en lugar de señales eléctricas para la transmisión de datos para resolver el problema de que las señales eléctricas utilizadas en varios tipos de circuitos integrados también están sujetas a mayores retrasos causados ​​por capacitancia, inductancia. o resistencia en la influencia del ci. dado que esta tecnología se propuso anteriormente, se ha convertido en un precedente para muchas otras patentes.

a principios de este mes, tsmc también participó en el establecimiento de una alianza de fotónica de silicio, sentando una base sólida para la popularización de esta tecnología.

xu guojin, subdirector general de tsmc, mencionó en su discurso en el establecimiento de la alianza que toda la industria de semiconductores ha experimentado 60 o 70 años de desarrollo a partir de diferentes diseños de componentes, y gradualmente se ha centrado en el desarrollo y aplicación de cmos (. semiconductor de óxido metálico complementario), que también es el núcleo del silicio. la tecnología de proceso utilizada por la fotónica integra fotones y electrónica. señaló que cuando cmos se convierta en la corriente principal de las aplicaciones comerciales, el desarrollo industrial será más claro en términos de diseño de productos e investigación y desarrollo, y la división del trabajo entre aguas arriba y aguas abajo será más clara. en particular, el ahorro de energía será un gran ahorro. ventaja.

xu guojin cree que actualmente los componentes ópticos y los componentes fotónicos de silicio aún se encuentran en sus primeras etapas de florecimiento. con los enormes requisitos de informática y transmisión de datos en la era de la inteligencia artificial, el consumo de energía se ha convertido en un problema importante y la introducción de componentes fotónicos de silicio. se ha convertido en una tendencia importante en los centros de datos.

de los informes anteriores también podemos ver que este gigante del front-end se ha convertido en un merecido gigante en el campo del embalaje.

enlace de referencia

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- fabricado-con-a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package