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para atender às necessidades de capacidade de produção de embalagens avançadas para servidores de ia, a tsmc está se preparando.

na reunião de relatório financeiro em julho, o presidente da tsmc, wei zhejia, também mencionou, em resposta às preocupações dos analistas sobre a estreita capacidade de produção de cowos para embalagens avançadas, que a popularidade da inteligência artificial impulsionou a demanda por cowos da tsmc é muito forte, e a demanda por cowos da tsmc é muito forte. continua a expandir-se de 2025 a 2025. esperamos alcançar um equilíbrio entre a oferta e a procura em 2026. as despesas de capital do cowos não podem ser claramente indicadas neste momento, porque está a tentar aumentar a cada ano. mais que duplicará este ano, e a empresa também está trabalhando arduamente para expandir a capacidade de produção.

para atingir este objetivo, a embalagem da tsmc está expandindo freneticamente a sua capacidade de produção.

comprando fábricas, construindo fábricas, a tsmc continua a expandir a produção

na rota de expansão de embalagens da tsmc, a fábrica innolux nanke 4 adquirida anteriormente, com o codinome área fabril ap8, será uma escolha sábia para o desenvolvimento de embalagens da empresa. como esta transação eliminará a fase anual de avaliação de impacto ambiental, a empresa espera colocar a planta em produção no segundo semestre do próximo ano. de acordo com a mídia taiwanesa, a futura capacidade de produção da planta é nove vezes maior que a da fábrica de embalagens avançadas de zhunan e incluirá fundição de wafer e ic 3d.

em meados de agosto deste ano, a tsmc anunciou que gastaria nt$ 17,14 bilhões para comprar a fábrica de painéis lcd de 5,5 gerações da innolux em nanke. a fábrica era originalmente o foco da gigante da memória micron até que a tsmc e a innolux anunciaram a transação da fábrica. notícias, o mundo exterior sabia que a tsmc havia assumido a liderança.

a cadeia de abastecimento revelou que a principal razão pela qual a tsmc comprará a innolux nanke factory 4 é para salvar a etapa anual de avaliação de impacto ambiental. ao contrário da fábrica de embalagens avançadas em chiayi, desde que o projeto de modificação na fábrica seja executado, a máquina pode. ser instalado em menos de 1 ano. pode ser colocado em produção após a mudança.

os participantes da indústria de equipamentos apontaram que após a confirmação da transação da fábrica, a tsmc lançou um plano de construção da fábrica ap8, com o objetivo de colocá-la em produção no segundo semestre de 2025. os pedidos de fabricação de equipamentos de máquinas relacionados estão sendo executados simultaneamente, e a entrega está prevista para começar em abril do próximo ano, com aproximadamente 1. não será difícil iniciar a produção experimental no segundo semestre e colocá-la em produção no segundo semestre.

como a fábrica ap8 é nove vezes maior do que a fábrica de embalagem avançada de zhunan, a cadeia de suprimentos acredita que não haverá apenas capacidade de produção cowos de embalagens avançadas, mas no futuro processo avançado de fundição de wafer, embalagem fan-out e linhas de produção de ic 3d podem também estacionado.

além de comprar fábricas, a construção anterior de fábricas da tsmc também está progredindo de forma constante.

em maio deste ano, a fábrica de embalagens avançadas cowos da tsmc, localizada no parque científico de chiayi, iniciou a construção. no entanto, suspeitas de ruínas foram escavadas durante o processo de construção. o tratamento relevante está agora sendo realizado de acordo com a lei de bens culturais. sobre o progresso da planta. no entanto, taiwan disse que se espera que o trabalho de limpeza relacionado à lei de bens culturais seja concluído em outubro deste ano, e a instalação planejada da fábrica de embalagens avançadas da tsmc jiake no terceiro trimestre do próximo ano não será afetada.

de acordo com os planos anteriores, a tsmc estabelecerá duas fábricas de embalagens avançadas cowos em chiayi, com produção em massa originalmente planejada para 2028. especificamente para o processo, é relatado que esta fábrica se concentra principalmente na integração de sistema de chip único (soic), e a tsmc também está otimista em relação ao empacotamento 3d. seus clientes atuais incluem o principal chip amd mi300, e espera-se que o número de clientes aumente ainda mais. até 2026. .

devido à forte demanda por cowos, a tsmc ainda está procurando locais adequados para expansão de fábrica em taiwan. a fábrica de tongluo que foi planejada anteriormente encontrou problemas de água e solo, enquanto a primeira fábrica em chiayi ficou temporariamente presa (relíquias foram escavadas), concentrando-se em. a enorme demanda de longo prazo, levando a tsmc a buscar mais locais correspondentes com antecedência. de acordo com relatos anteriores da mídia, o magistrado do condado de yunlin, zhang lishan, destacou que o governo do condado lançou de forma independente o "plano do parque industrial huwei" e está se esforçando para garantir que a tsmc estabeleça uma fábrica na área de cerca de 29,75 hectares do parque huwei. , que está localizado perto de zhongke.

no entanto, notícias recentes apontam que, além dos terrenos recentemente adquiridos em torno de nanke, a tsmc decidiu abandonar yunlin e transferir sua fábrica para pingtung. a tsmc afirmou que há muitas considerações na escolha do local de uma fábrica e não descarta nenhuma possibilidade. no início deste ano, foi até revelado que a tsmc, a principal fundição de wafer, estava a considerar estabelecer uma fábrica de embalagens avançadas no japão, o que é suficiente para ver a popularidade desta tecnologia de embalagens.

pessoas jurídicas americanas estimam que a capacidade de produção mensal cowos da tsmc pode ultrapassar 32 mil peças até o final do ano. se incluídos terceiros, poderá se aproximar de 40 mil peças, e a capacidade de produção mensal ficará em torno de 70 mil peças até o final de 2025.

he jun, vice-presidente de operações, tecnologia avançada de embalagens e serviços da tsmc, também revelou na exposição de semicondutores que a capacidade de produção de embalagens avançadas cowos deverá ter uma taxa composta de crescimento anual de mais de 50% de 2022 a 2026, e continuará expandir a produção até 2026. nos últimos 3 anos, costumava levar cinco anos para construir uma fábrica, mas agora foi reduzido para dois anos para atender às necessidades dos clientes.

o centro de pesquisa digitimes apontou no "ai chip special report" publicado em meados de agosto que o crescimento das embalagens avançadas é maior do que o dos processos avançados. no campo das embalagens avançadas, os chips ai são altamente dependentes da tecnologia de embalagens cowos da tsmc. portanto, a expansão da capacidade de produção cowos da tsmc de 2023 a 2028 o cagr excederá 50%, e a taxa média anual de crescimento composto de expansão de processos avançados abaixo de 5 nm na indústria de fundição de 2023 a 2028 atingirá 23%.

embora a capacidade de produção tenha aumentado significativamente, a tsmc também está iterando a tecnologia de embalagem da empresa para fornecer mais suporte aos clientes.

atualização contínua da tecnologia de embalagens

em um seminário recente para clientes norte-americanos, a fabricante de chips revelou um roteiro ambicioso para embalagens de chips e tecnologias de interconexão óptica de ponta. esses avanços provavelmente desencadearão uma onda de desempenho computacional nos próximos anos.

a primeira é a tecnologia de empacotamento de chips, que a tsmc apelidou de "cowos" (chip on wafer substrate), que é essencialmente uma versão aprimorada do design típico de chips pequenos, no qual vários chips menores são integrados em um único pacote. mas a tsmc está levando isso a novos níveis de escala e complexidade incríveis.

a iteração atual do cowos suporta interposers (camadas baseadas em silício) até 3,3 vezes o tamanho das fotomáscaras típicas usadas em litografia. mas até 2026, o “cowos_l” da tsmc aumentará seu tamanho para cerca de 5,5 vezes o tamanho da máscara, deixando espaço para chips lógicos maiores e até 12 pilhas de memória hbm. apenas um ano depois, em 2027, o cowos se expandirá para 8 vezes o tamanho da máscara ou até maior.

estamos falando de um pacote integrado com área de 6.864 milímetros quadrados, muito maior que um cartão de crédito. esses gigantes do cowos podem incorporar quatro chips lógicos empilhados, bem como uma dúzia de pilhas de memória hbm4 e chips de e/s adicionais.

para se ter uma ideia de sua escala, a broadcom também exibiu um processador ai personalizado com dois chips lógicos e 12 pilhas de memória. o chip parece maior que o mais recente e poderoso acelerador da nvidia. segundo relatos, este chip que usa a tecnologia de empacotamento taijidan wafer substrate chip (cowos) possui um chip de computação próximo ao limite da máscara fotográfica (858 milímetros quadrados, 26 mm x 33 mm).

mas este chip ainda é minúsculo comparado com o que a tsmc está preparando para 2027. porque conforme mencionado acima, a tsmc espera que suas soluções utilizem substratos de até 120x120 mm.

no cenário de embalagens da tsmc, o 3d ic desempenhará, sem dúvida, um papel importante.

também no seminário de tecnologia deste ano, a tsmc traçou um roteiro que reduzirá a tecnologia do atual pitch de 9μm para 3μm até 2027, empilhando combinações de chips a16 e n2.

segundo relatos, a tecnologia de sistema empilhado 3d em chip integrado (soic) da tsmc é a implementação da tsmc de ligação de wafer híbrido. a ligação híbrida permite que dois dispositivos lógicos avançados sejam empilhados diretamente um sobre o outro, permitindo conexões ultradensas (e ultracurtas) entre os dois chips, visando principalmente peças de alto desempenho. atualmente, o soic-x (bumpless) é usado em aplicações específicas, como a tecnologia cpu 3d v-cache da amd e sua série instinct mi300 de produtos de ia. embora a adoção esteja crescendo, a tecnologia da geração atual é limitada pelo tamanho do chip e pelo espaçamento de interconexão.

mas se tudo correr de acordo com o plano da tsmc, estas restrições deverão desaparecer em breve. soic - par. os chips, por sua vez, serão conectados usando um passo de ligação de 3 μm através de vias de silício (tsvs), três vezes a densidade do passo atual de 9 μm. essas pequenas interconexões permitirão um maior número de conexões em geral, aumentando bastante a densidade da largura de banda (e, portanto, o desempenho) do chip montado.

além de desenvolver tecnologia de empacotamento soic-x sem colisão para dispositivos que exigem desempenho extremamente alto, a tsmc também lançará um processo de empacotamento soic-p com colisão em um futuro próximo. o soic-p foi projetado para aplicações mais baratas e de baixo desempenho que ainda exigem empilhamento 3d, mas não exigem o desempenho e a complexidade adicionais das conexões tsv de cobre a cobre sem impactos. esta tecnologia de embalagem permitirá que uma gama mais ampla de empresas tire proveito dos soics e, embora a tsmc não possa falar pelos planos dos seus clientes, versões mais baratas da tecnologia podem torná-la adequada para aplicações de consumo mais conscientes dos custos.

de acordo com os planos atuais da tsmc, até 2025, a empresa oferecerá tecnologia soic-p de frente para trás (f2b) que pode combinar chips superiores n3 (3nm) de tamanho de máscara 0,2 com n4 (4nm). conectado usando microbombas de passo de 25μm. em 2027, a tsmc lançará a tecnologia soic-p de colisão frontal para trás (f2f), que pode colocar um chip superior n2 em um chip inferior n3 com um passo de 16μm.

ainda há muito trabalho a ser feito para tornar os soics mais populares e acessíveis entre os desenvolvedores de chips, incluindo a continuação do aprimoramento de suas interfaces chip a chip. mas a tsmc parece estar muito otimista sobre a adoção do soic pela indústria e espera lançar cerca de 30 designs de soic entre 2026 e 2027.

a mídia taiwanesa trendforce citou jun he, vice-presidente de tecnologia e serviços avançados de embalagens da tsmc, em um discurso anterior na semicon taiwan. a tsmc acredita que o 3d ic é o método chave para integrar memória de chip de ia e chips lógicos. he jun também destacou que o mercado global de semicondutores deverá se tornar uma indústria de trilhões de dólares em 2030, da qual hpc e ia são as principais forças motrizes, respondendo por 40%. isso também torna os chips de ia uma força motriz chave para ic 3d. embalagem.

he jun disse que a razão pela qual os clientes optam por usar plataformas ic 3d para design de múltiplos chips e fabricação de chips de ia está relacionada ao seu custo mais baixo e à redução da carga de conversão de design.

he jun explicou que ao converter o design tradicional soc + hbm em chiplet e arquitetura hbm, o novo chip lógico será o único componente que precisa ser projetado do zero, enquanto outros componentes, como e/s e soc, podem usar tecnologias de processo existentes. . essa abordagem pode reduzir os custos de produção em volume em até 76%. ele observou que embora a nova arquitetura possa aumentar os custos de produção em 2%, o custo total de propriedade (tco) melhora em 22% devido a estes ganhos de eficiência.

no entanto, o ic 3d ainda enfrenta desafios, especialmente em termos de melhoria do desempenho. he jun enfatizou que a chave para melhorar a capacidade de produção de ic 3d está no tamanho do chip e na complexidade do processo. quanto ao tamanho do chip, chips maiores podem acomodar mais chips, melhorando assim o desempenho. no entanto, isto também aumenta a complexidade do processo, potencialmente triplicando a dificuldade. além disso, existem riscos associados ao desalinhamento, quebra e falha dos cavacos durante a extração.

para lidar com esses desafios de risco, he jun identificou três fatores principais: automação e padronização de ferramentas, controle e qualidade de processos e suporte da plataforma de fabricação 3dfabric.

para automação e padronização de ferramentas, os recursos diferenciados da tsmc com seus fornecedores de ferramentas são essenciais. atualmente, a tsmc possui 64 fornecedores e tem a capacidade de assumir uma posição de liderança na área de ferramentas avançadas de embalagem. em termos de controle de processo e qualidade, a tsmc usa ferramentas pnp de alta resolução e controle de qualidade orientado por ia para garantir um gerenciamento de qualidade abrangente e robusto. finalmente, ela usa a plataforma de fabricação 3dfabric para integrar 1.500 materiais na cadeia de suprimentos para obter otimização.

embalagem optoeletrônica, o próximo objetivo da tsmc

ao mesmo tempo que desenvolve vigorosamente as embalagens elétricas tradicionais, a luz também se tornou um foco da tsmc.

no seminário técnico deste ano, a tsmc também revelou sua estratégia “3d optical engine”, que visa integrar interconexões ópticas extremamente rápidas nos projetos de seus clientes. à medida que a demanda por largura de banda aumenta, o fio de cobre simplesmente não consegue acompanhar as demandas dos data centers de ponta e das cargas de trabalho de hpc. links ópticos que aproveitam a fotônica de silício integrada proporcionam maior rendimento e menor consumo de energia.

a tsmc disse que a empresa está desenvolvendo a tecnologia compact universal photonic engine (coup: compact universal photonic engine) para apoiar o crescimento explosivo na transmissão de dados provocado pelo boom da ia. coupe usa a tecnologia de empilhamento de chips soic-x para empilhar chips eletrônicos sobre chips fotônicos, fornecendo a impedância mais baixa na interface entre chips e sendo mais eficiente em termos de energia do que os métodos tradicionais de empilhamento. a tsmc planeja ter o coupe certificado como um dispositivo conectável de fator de forma pequeno em 2025, seguido de integrá-lo ao pacote cowos como uma óptica co-embalada (cpo) em 2026, trazendo conectividade óptica diretamente para o pacote.

ao usar tecnologia avançada de empilhamento 3d, a tsmc agrupa dispositivos eletrônicos e fotônicos. a primeira geração foi conectada a uma porta de fibra óptica padrão a 1,6 tbps, o dobro da velocidade da ethernet de ponta atual. o produto de segunda geração aumenta a velocidade para 6,4 tbps integrando o coupe com o processador no pacote cowos da tsmc. o ponto culminante do roteiro é o design "coupe interposer" do cowos com uma surpreendente largura de banda de fibra de 12,8 tbps.

em relação à tecnologia fotônica de silício da tsmc, embora a empresa só recentemente tenha anunciado seus planos. mas, de acordo com relatos da mídia taiwanesa, eles tinham planos para isso muito cedo.

a mídia taiwanesa afirmou que, ao usar o banco de dados de patentes incopat para pesquisar o status atual da tecnologia de patentes ópticas de co-embalagem cpo, eles descobriram que a tsmc já lançou um layout neste campo de tecnologia e é atualmente um dos principais patenteadores neste campo. por exemplo, já em 2013, a tsmc registrou a patente us9423578b2, que propunha o uso de sinais ópticos em vez de sinais elétricos para transmissão de dados para resolver o problema de que os sinais elétricos usados ​​em vários tipos de cis também estão sujeitos a atrasos aumentados causados ​​por capacitância, indutância ou resistência na influência do ic. desde que esta tecnologia foi proposta anteriormente, tornou-se um precedente para muitas outras patentes.

no início deste mês, a tsmc também participou no estabelecimento de uma aliança fotónica de silício, estabelecendo uma base sólida para a popularização desta tecnologia.

xu guojin, vice-gerente geral da tsmc, mencionou em seu discurso no estabelecimento da aliança que toda a indústria de semicondutores experimentou 60 ou 70 anos de desenvolvimento a partir de diferentes designs de componentes, gradualmente se concentrou no desenvolvimento e aplicação de cmos (). tecnologia de componente semicondutor de óxido metálico complementar), que também é o núcleo do silício. a tecnologia de processo usada pela fotônica integra fótons e eletrônica. ele ressaltou que quando o cmos se tornar a principal aplicação comercial, o desenvolvimento industrial se tornará mais claro em termos de design de produtos e pesquisa e desenvolvimento, e a divisão do trabalho entre upstream e downstream se tornará mais clara. em particular, a economia de energia será uma grande vantagem. vantagem.

xu guojin acredita que atualmente os componentes ópticos e os componentes fotônicos de silício ainda estão em seus estágios iniciais de florescimento. com os enormes requisitos de computação e transmissão de dados na era da ia, o consumo de energia tornou-se uma questão importante e a introdução de componentes fotônicos de silício. tornou-se uma tendência importante em data centers.

a partir dos relatórios acima, também podemos ver que este gigante front-end se tornou um gigante merecido na área de embalagens.

link de referência

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- fabricado com a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package