nachricht

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um den produktionskapazitätsbedarf fortschrittlicher verpackungen für ki-server zu decken, bereitet sich tsmc vor.

bei der finanzberichtssitzung im juli erwähnte der vorsitzende von tsmc, wei zhejia, als reaktion auf die bedenken der analysten hinsichtlich der knappen cowos-produktionskapazität für fortschrittliche verpackungen, dass die popularität der künstlichen intelligenz die nachfrage nach cowos von tsmc sehr stark getrieben habe, und tsmc die expansion von 2025 bis 2025 wird fortgesetzt. wir hoffen, im jahr 2026 ein gleichgewicht zwischen angebot und nachfrage zu erreichen. die investitionsausgaben von cowos können derzeit nicht eindeutig angegeben werden, da versucht wird, die produktionskapazität jedes jahr zu erhöhen wird sich in diesem jahr mehr als verdoppeln, und das unternehmen arbeitet auch mit hochdruck daran, die produktionskapazität zu erweitern.

um dieses ziel zu erreichen, baut tsmc packaging seine produktionskapazitäten hektisch aus.

tsmc kauft fabriken, baut fabriken und baut die produktion weiter aus

auf dem weg zur verpackungserweiterung von tsmc wird die zuvor erworbene innolux nanke 4-fabrik mit dem codenamen ap8-fabrikbereich eine kluge wahl für die verpackungsentwicklung des unternehmens sein. da durch diese transaktion die jährliche phase der umweltverträglichkeitsprüfung entfällt, geht das unternehmen davon aus, die anlage in der zweiten hälfte des nächsten jahres in betrieb zu nehmen. laut taiwanesischen medien ist die zukünftige produktionskapazität des werks neunmal größer als die des zhunan advanced packaging plant und wird wafergießerei und 3d-ic umfassen.

mitte august dieses jahres kündigte tsmc an, 17,14 milliarden nt$ für den kauf der lcd-panel-fabrik der 5,5-generation von innolux in nanke auszugeben. die fabrik stand ursprünglich im mittelpunkt des speichergiganten micron, bis tsmc und innolux die fabriktransaktion bekannt gaben nachrichten wusste die außenwelt, dass tsmc die führung übernommen hatte.

die lieferkette ergab, dass der hauptgrund für den kauf von innolux nanke factory 4 darin besteht, den jährlichen schritt der umweltverträglichkeitsprüfung einzusparen. im gegensatz zur fortschrittlichen verpackungsfabrik in chiayi kann die maschine dies tun, solange das fabrikinterne modifikationsprojekt durchgeführt wird es kann in weniger als einem jahr installiert werden und kann nach dem einzug in produktion genommen werden.

akteure der ausrüstungsindustrie wiesen darauf hin, dass tsmc nach der bestätigung der fabriktransaktion einen fabrikbauplan für die ap8-fabrik auf den weg gebracht habe, mit dem ziel, diese in der zweiten hälfte des jahres 2025 in produktion zu nehmen. zugehörige aufträge zur herstellung von maschinenausrüstung würden gleichzeitig ausgeführt. und die auslieferung wird voraussichtlich im april nächsten jahres beginnen, mit etwa 1 jahr. es wird nicht schwierig sein, in der zweiten jahreshälfte mit der testproduktion zu beginnen und sie in der zweiten jahreshälfte in produktion zu nehmen.

da die ap8-fabrik neunmal größer ist als die zhunan advanced packaging factory, geht die lieferkette davon aus, dass es nicht nur cowos-produktionskapazitäten für fortschrittliche verpackungen geben wird, sondern in zukunft möglicherweise auch fortschrittliche wafergießereien, fan-out-verpackungen und 3d-ic-produktionslinien auch stationiert.

neben dem kauf von fabriken schreitet auch der bisherige fabrikbau von tsmc stetig voran.

im mai dieses jahres begann der bau der im wissenschaftspark chiayi stationierten cowos-anlage. während des bauprozesses wurden jedoch mutmaßliche ruinen ausgegraben. die entsprechende behandlung erfolgt nun in übereinstimmung mit dem kulturgütergesetz über den fortschritt der anlage. taiwan sagte jedoch, dass die aufräumarbeiten im zusammenhang mit dem gesetz über kulturgüter voraussichtlich im oktober dieses jahres abgeschlossen sein werden und die geplante installation der fortschrittlichen verpackungsanlage von tsmc jiake im dritten quartal nächsten jahres davon nicht betroffen sein wird.

nach bisherigen plänen wird tsmc in chiayi zwei cowos-werke für fortschrittliche verpackungen errichten, deren massenproduktion ursprünglich für 2028 geplant ist. spezifisch für den prozess wird berichtet, dass sich diese fabrik hauptsächlich auf die systemintegration von einzelchips (soic) konzentriert, und tsmc ist auch hinsichtlich der 3d-verpackung optimistisch. zu seinen aktuellen kunden gehört der chip-gigant amd mi300, und die zahl der kunden wird voraussichtlich weiter steigen bis 2026. .

aufgrund der starken nachfrage nach cowos ist tsmc immer noch auf der suche nach geeigneten standorten für die werkserweiterung in ganz taiwan. das zuvor geplante werk tongluo stieß auf wasser- und bodenprobleme, während das erste werk in chiayi vorübergehend feststeckte (relikte wurden ausgegraben). die langfristig große nachfrage veranlasst tsmc, im voraus nach weiteren passenden standorten zu suchen. früheren medienberichten zufolge wies zhang lishan, magistrat des landkreises yunlin, darauf hin, dass die kreisregierung unabhängig den „huwei industrial park plan“ ins leben gerufen habe und bestrebt sei, tsmc für die errichtung einer fabrik auf dem gebiet von etwa 29,75 hektar des huwei parks zu gewinnen , das in der nähe von zhongke liegt.

jüngste nachrichten haben jedoch darauf hingewiesen, dass tsmc zusätzlich zu dem kürzlich erworbenen land rund um nanke beschlossen hat, yunlin aufzugeben und sein fabrikgelände nach pingtung zu verlegen. tsmc gab an, dass es bei der auswahl eines fabrikstandorts viele überlegungen gebe und dass keine möglichkeit ausgeschlossen werden könne. zu beginn dieses jahres wurde sogar bekannt, dass tsmc, der führende wafergießer, die errichtung einer modernen verpackungsanlage in japan erwägt, was die beliebtheit dieser verpackungstechnologie deutlich macht.

amerikanische juristische personen schätzen, dass die monatliche produktionskapazität von cowos bis ende des jahres 32.000 stück überschreiten könnte. wenn dritte einbezogen werden, könnte sie sich 40.000 stück nähern, und die monatliche produktionskapazität wird bis ende 2025 etwa 70.000 stück betragen.

he jun, vizepräsident für betrieb, fortschrittliche verpackungstechnologie und dienstleistungen bei tsmc, gab auf der halbleitermesse außerdem bekannt, dass die produktionskapazität für fortschrittliche verpackungen von cowos von 2022 bis 2026 voraussichtlich eine durchschnittliche jährliche wachstumsrate von mehr als 50 % aufweisen wird und dies auch weiterhin tun wird die produktion bis 2026 zu erweitern. in den letzten 3 jahren dauerte der bau einer fabrik fünf jahre, jetzt wurde die zeit auf zwei jahre verkürzt, um den kundenbedürfnissen gerecht zu werden.

das digitimes research center wies im mitte august veröffentlichten „ai chip special report“ darauf hin, dass das wachstum von advanced packaging größer ist als das von advanced processes. im bereich advanced packaging sind ki-chips stark von der cowos-verpackungstechnologie von tsmc abhängig daher wird die cagr der cowos-produktionskapazität von tsmc von 2023 bis 2028 50 % überschreiten, und die durchschnittliche jährliche durchschnittliche wachstumsrate der fortschrittlichen prozesserweiterung unter 5 nm in der gießereiindustrie wird von 2023 bis 2028 23 % erreichen.

während die produktionskapazität deutlich erhöht wurde, überarbeitet tsmc auch die verpackungstechnologie des unternehmens, um den kunden mehr unterstützung zu bieten.

kontinuierliche weiterentwicklung der verpackungstechnologie

bei einem kürzlichen seminar für nordamerikanische kunden stellte der chiphersteller einen ehrgeizigen fahrplan für chip-packaging und modernste optische verbindungstechnologien vor. diese fortschritte dürften in den kommenden jahren eine welle der rechenleistung auslösen.

die erste ist die chip-packaging-technologie, die tsmc „cowos“ (chip on wafer substrate) nennt und im wesentlichen eine verbesserte version des typischen kleinen chip-designs ist, bei dem mehrere kleinere chips in einem einzigen gehäuse integriert sind. aber tsmc bringt es auf ein neues niveau von unglaublicher größe und komplexität.

die aktuelle iteration von cowos unterstützt interposer (schichten auf siliziumbasis), die bis zu 3,3-mal so groß sind wie typische fotomasken, die in der lithographie verwendet werden. aber bis 2026 wird tsmcs „cowos_l“ seine größe auf etwa das 5,5-fache der maskengröße erhöhen, wodurch platz für größere logikchips und bis zu 12 hbm-speicherstapel bleibt. nur ein jahr später, im jahr 2027, wird cowos auf die atemberaubende 8-fache maskengröße oder sogar noch größer anwachsen.

es handelt sich um ein integriertes paket mit einer fläche von 6.864 quadratmillimetern, das deutlich größer ist als eine kreditkarte. diese cowos-giganten können vier gestapelte logikchips sowie ein dutzend hbm4-speicherstapel und zusätzliche i/o-chips enthalten.

um ihnen einen eindruck von seiner größe zu vermitteln, präsentierte broadcom auch einen maßgeschneiderten ki-prozessor mit zwei logikchips und 12 speicherstapeln. der chip sieht größer aus als nvidias neuester leistungsstarker beschleuniger. berichten zufolge verfügt dieser chip mit der verpackungstechnologie taijidan wafer substrate chip (cowos) über einen rechenchip nahe der fotomaskengrenze (858 quadratmillimeter, 26 mm x 33 mm).

aber dieser chip ist im vergleich zu dem, was tsmc für 2027 vorbereitet, immer noch winzig. denn wie oben erwähnt, erwartet tsmc, dass seine lösungen substrate bis zu 120 x 120 mm verwenden.

in der verpackungslandschaft von tsmc werden 3d-ics zweifellos eine wichtige rolle spielen.

auf dem diesjährigen technologieseminar stellte tsmc außerdem einen fahrplan vor, der die technologie bis 2027 vom aktuellen bump-pitch von 9 μm auf einen pitch von 3 μm verkleinern und dabei a16- und n2-chipkombinationen stapeln soll.

berichten zufolge handelt es sich bei der 3d-stacked-system-on-integrated-chip-technologie (soic) von tsmc um die implementierung des hybrid-wafer-bondings durch tsmc. durch hybrid-bonding können zwei fortschrittliche logikgeräte direkt übereinander gestapelt werden, was ultradichte (und ultrakurze) verbindungen zwischen den beiden chips ermöglicht, die hauptsächlich auf hochleistungsteile abzielen. derzeit wird soic-x (stoßfrei) in bestimmten anwendungen wie der cpu-3d-v-cache-technologie von amd und der instinct mi300-serie von ki-produkten verwendet. während die akzeptanz zunimmt, ist die technologie der aktuellen generation durch die chipgröße und den verbindungsabstand begrenzt.

aber wenn alles nach tsmcs plan läuft, werden diese beschränkungen voraussichtlich bald verschwinden. soic - paar. die chips werden wiederum mit einem bondabstand von 3 μm durch silizium-durchkontaktierungen (tsvs) verbunden, was der dreifachen dichte des heutigen abstands von 9 μm entspricht. solche kleinen verbindungen ermöglichen insgesamt eine größere anzahl von verbindungen, wodurch die bandbreitendichte (und damit die leistung) des zusammengebauten chips erheblich erhöht wird.

zusätzlich zur entwicklung einer stoßfreien soic-x-verpackungstechnologie für geräte, die eine extrem hohe leistung erfordern, wird tsmc in naher zukunft auch einen stoßfreien soic-p-verpackungsprozess einführen. soic-p ist für günstigere anwendungen mit geringerer leistung konzipiert, die immer noch 3d-stacking erfordern, aber nicht die zusätzliche leistung und komplexität stoßfreier kupfer-zu-kupfer-tsv-verbindungen erfordern. diese verpackungstechnologie wird es einem breiteren spektrum von unternehmen ermöglichen, die vorteile von soics zu nutzen, und obwohl tsmc nicht für die pläne seiner kunden sprechen kann, könnten günstigere versionen der technologie sie für kostenbewusstere verbraucheranwendungen geeignet machen.

nach den aktuellen plänen von tsmc wird das unternehmen bis 2025 eine front-to-back (f2b) gestoßene soic-p-technologie anbieten, die n3 (3 nm) obere chips mit einer maskengröße von 0,2 mit n4 (4 nm) kombinieren kann. die unteren chips sind gepaart und verbunden über mikrobumps mit 25 μm abstand. im jahr 2027 wird tsmc die front-to-back-bump-soic-p-technologie (f2f) auf den markt bringen, mit der ein n2-oberchip auf einem n3-unterchip mit einem abstand von 16 μm platziert werden kann.

es gibt noch viel zu tun, um soics bei chip-entwicklern beliebter und zugänglicher zu machen, einschließlich der weiteren verbesserung ihrer chip-zu-chip-schnittstellen. tsmc scheint jedoch hinsichtlich der einführung von soic in der branche sehr optimistisch zu sein und geht davon aus, bis 2026 bis 2027 etwa 30 soic-designs herauszubringen.

die taiwanesischen medien trendforce zitierten jun he, vizepräsident für fortschrittliche verpackungstechnologie und dienstleistungen bei tsmc, in einer früheren rede bei semicon taiwan. tsmc sei der ansicht, dass 3d-ics die schlüsselmethode zur integration von ki-chipspeichern und logikchips seien. he jun wies auch darauf hin, dass der globale halbleitermarkt im jahr 2030 voraussichtlich zu einer billionen-dollar-industrie werden wird, wobei hpc und ki mit einem anteil von 40 % die wichtigsten treibenden kräfte sind. dies macht ki-chips auch zu einer wichtigen treibenden kraft für 3d-ic verpackung.

he jun sagte, der grund, warum sich kunden für die verwendung von 3d-ic-plattformen für das multi-chip-design und die herstellung von ki-chips entscheiden, liege in den geringeren kosten und dem geringeren aufwand bei der designkonvertierung.

he jun erklärte, dass durch die umstellung des traditionellen soc+hbm-designs auf chiplet- und hbm-architektur der neue logikchip die einzige komponente sein wird, die von grund auf neu entwickelt werden muss, während andere komponenten wie i/o und soc bestehende prozesstechnologien nutzen können . dieser ansatz kann die kosten für die massenproduktion um bis zu 76 % senken. er wies darauf hin, dass die neue architektur zwar die produktionskosten um 2 % erhöhen könne, sich die gesamtbetriebskosten (tco) jedoch aufgrund dieser effizienzgewinne um 22 % verbesserten.

allerdings stehen 3d-ics immer noch vor herausforderungen, insbesondere im hinblick auf die verbesserung der leistung. he jun betonte, dass der schlüssel zur verbesserung der 3d-ic-produktionskapazität in der chipgröße und der prozesskomplexität liege. was die chipgröße betrifft, so können größere chips mehr chips aufnehmen und so die leistung verbessern. allerdings erhöht sich dadurch auch die komplexität des prozesses, sodass sich die schwierigkeit möglicherweise verdreifacht. darüber hinaus bestehen risiken im zusammenhang mit einer fehlausrichtung der späne, einem bruch und einem ausfall während der extraktion.

um diese risikoherausforderungen zu bewältigen, identifizierte he jun drei schlüsselfaktoren: werkzeugautomatisierung und -standardisierung, prozesskontrolle und -qualität sowie unterstützung der 3dfabric-fertigungsplattform.

für die automatisierung und standardisierung von werkzeugen sind die differenzierten fähigkeiten von tsmc mit seinen werkzeuglieferanten von entscheidender bedeutung. derzeit hat tsmc 64 lieferanten und kann eine führende position im bereich fortschrittlicher verpackungswerkzeuge einnehmen. im hinblick auf prozesskontrolle und qualität nutzt tsmc hochauflösende pnp-tools und ki-gesteuerte qualitätskontrolle, um ein umfassendes und robustes qualitätsmanagement zu gewährleisten. schließlich nutzt es die 3dfabric-fertigungsplattform, um 1.500 materialien in die lieferkette zu integrieren, um eine optimierung zu erreichen.

optoelektronische verpackung, das nächste ziel von tsmc

neben der energischen entwicklung traditioneller elektroverpackungen ist licht auch zu einem schwerpunkt von tsmc geworden.

auf dem diesjährigen technischen seminar stellte tsmc außerdem seine „3d optical engine“-strategie vor, die darauf abzielt, blitzschnelle optische verbindungen in die designs seiner kunden zu integrieren. da der bandbreitenbedarf steigt, können kupferkabel einfach nicht mit den anforderungen hochmoderner rechenzentren und hpc-workloads mithalten. optische verbindungen, die integrierte siliziumphotonik nutzen, sorgen für einen höheren durchsatz und einen geringeren stromverbrauch.

tsmc sagte, dass das unternehmen die compact universal photonic engine (coup: compact universal photonic engine)-technologie entwickelt, um das explosive wachstum der datenübertragung zu unterstützen, das durch den ki-boom verursacht wurde. coupe nutzt die soic-x-chip-stacking-technologie, um elektronische chips auf photonischen chips zu stapeln. dadurch wird die niedrigste impedanz an der schnittstelle zwischen den chips erreicht und es ist energieeffizienter als herkömmliche stapelmethoden. tsmc plant, coupe im jahr 2025 als steckbares gerät mit kleinem formfaktor zertifizieren zu lassen und es anschließend im jahr 2026 als co-packaged optics (cpo) in das cowos-paket zu integrieren, wodurch optische konnektivität direkt in das paket integriert wird.

durch den einsatz fortschrittlicher 3d-stacking-technologie verpackt tsmc elektronische und photonische geräte. die erste generation wurde an einen standard-glasfaseranschluss mit 1,6 tbit/s angeschlossen, was der doppelten geschwindigkeit des heutigen high-end-ethernets entspricht. das produkt der zweiten generation erhöht die geschwindigkeit auf 6,4 tbit/s, indem coupe mit dem prozessor in das cowos-paket von tsmc integriert wird. der höhepunkt der roadmap ist das cowos „coupe interposer“-design mit einer erstaunlichen glasfaserbandbreite von 12,8 tbit/s.

was die silizium-photonik-technologie von tsmc betrifft, obwohl das unternehmen seine pläne erst kürzlich bekannt gegeben hat. doch laut taiwanesischen medienberichten hatte man dafür tatsächlich schon sehr früh pläne.

taiwanesische medien gaben an, dass sie bei der suche nach dem aktuellen status der cpo-co-packaging-optik-patenttechnologie mithilfe der patentdatenbank incopat herausgefunden haben, dass tsmc bereits ein layout in diesem technologiebereich eingeführt hat und derzeit einer der wichtigsten patentinhaber in diesem bereich ist. beispielsweise hat tsmc bereits 2013 das patent us9423578b2 angemeldet, das die verwendung optischer signale anstelle elektrischer signale für die datenübertragung vorschlägt, um das problem zu lösen, dass elektrische signale, die in verschiedenen arten von ics verwendet werden, auch erhöhten verzögerungen unterliegen, die durch kapazität und induktivität verursacht werden oder widerstand im ic-einfluss. da diese technologie früher vorgeschlagen wurde, ist sie zum präzedenzfall für viele andere patente geworden.

anfang dieses monats beteiligte sich tsmc außerdem an der gründung einer silizium-photonik-allianz und legte damit eine solide grundlage für die popularisierung dieser technologie.

xu guojin, stellvertretender general manager von tsmc, erwähnte in seiner rede bei der gründung der allianz, dass die gesamte halbleiterindustrie eine 60- oder 70-jährige entwicklung hinter sich habe. ausgehend von verschiedenen komponentendesigns habe sie sich nach und nach auf die entwicklung und anwendung von cmos konzentriert. komplementäre metalloxid-halbleiter-komponententechnologie, die auch den kern von silizium bildet. die von der photonik verwendete prozesstechnologie integriert photonen und elektronik. er wies darauf hin, dass, wenn cmos zum mainstream kommerzieller anwendungen wird, die industrielle entwicklung im hinblick auf produktdesign sowie forschung und entwicklung klarer wird und die arbeitsteilung zwischen upstream und downstream klarer wird. insbesondere wird es eine große energieeinsparung geben vorteil.

xu guojin glaubt, dass sich optische komponenten und photonische siliziumkomponenten derzeit noch in einem frühen stadium der blüte befinden. angesichts der enormen anforderungen an die datenverarbeitung und datenübertragung im ki-zeitalter ist der energieverbrauch zu einem wichtigen thema geworden, und die einführung von photonischen siliziumkomponenten ist ein thema ist zu einem wichtigen trend in rechenzentren geworden.

aus den oben genannten berichten können wir auch ersehen, dass dieser front-end-gigant zu einem wohlverdienten giganten im bereich verpackung geworden ist.

referenzlink

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- hergestellt mit a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package