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ai サーバーの高度なパッケージングに対する生産能力の需要を満たすために、tsmc は準備を進めています。

tsmcの魏哲佳会長も7月の財務報告会で、先進パッケージ向けcowos生産能力の逼迫に対するアナリストの懸念に応え、人工知能の人気がtsmcのcowos需要を後押ししており、tsmcはcowos需要が非常に強いと述べた。 2025 年から拡大が続く - 2026 年には需要と供給が均衡することが期待される。cowos の設備投資は年々増加傾向にあるため、現時点では明確に述べることができない。前回、生産能力が増加すると述べた。今年は2倍以上となっており、同社は生産能力の拡大にも懸命に取り組んでいる。

この目標を達成するために、tsmc パッケージングは​​生産能力を必死に拡大しています。

工場を買収し、工場を建設し、tsmcは生産を拡大し続ける

tsmcのパッケージング拡張ルートでは、以前に購入したinnolux nanke 4工場（コードネームap8工場エリア）は、同社のパッケージング開発にとって賢明な選択となるでしょう。この取引により、毎年行われる環境影響評価段階が不要となるため、同社は来年下半期に工場の生産を開始する予定である。台湾メディアによると、同工場の将来の生産能力は竹南先進パッケージング工場の9倍となり、ウェハーファウンドリや3d icも含まれる予定だという。

今年8月中旬、tsmcは南科市にあるinnoluxの第5.5世代lcdパネル工場を171億4,000万台湾ドルで買収すると発表した。tsmcとinnoluxが工場取引を発表するまで、この工場は当初メモリ大手マイクロンの焦点だった。このニュースにより、外部の世界はtsmcが主導権を握ったことを知りました。

サプライチェーンは、tsmcがinnolux nanke factory 4を購入する主な理由は、嘉義の先進的な包装工場とは異なり、工場内の改造プロジェクトが実行されている限り、機械が年間の環境影響評価ステップを節約することであることを明らかにした。入居後1年以内に導入可能です。

設備業界関係者らは、工場取引が確認された後、tsmcが2025年下半期の生産開始を目標にap8工場の工場建設計画を立ち上げたと指摘した。関連する機械設備の製造発注も同時に進められており、納入は来年4月に始まる予定で、約1台となる。今年下半期に試作を開始し、下半期に量産化することは難しくない。

ap8工場は竹南先進パッケージング工場の9倍の規模であるため、サプライチェーンは、先進パッケージングcowosの生産能力だけでなく、将来的には先進プロセスのウェーハファウンドリ、ファンアウトパッケージング、および3d ic生産ラインが導入される可能性があると考えています。も駐在している。

工場の購入に加えて、tsmcの以前の工場建設も着々と進んでいる。

今年5月、嘉義サイエンスパークに駐在するtsmcのcowos先進包装工場の建設が開始されたが、建設過程で疑わしい遺跡が発掘され、現在は文化財法に基づいて関連処理が行われている。工場の進捗が気になります。しかし、台湾側は、文化財法に関連した清掃作業は今年10月に完了する見込みで、来年第3四半期に計画されているtsmc嘉科の先端包装工場の設置には影響しないと発表した。

以前の計画によれば、tsmcは嘉義に2つのcowos先進パッケージング工場を設立し、量産は当初2028年に計画されていた。プロセスに関しては、この工場は主にシステム統合シングルチップ（soic）に焦点を当てていると報告されており、tsmcは現在の顧客にはチップ大手のamd mi300も含まれており、顧客数はさらに増加すると予想されている。 2026年までに。

cowosに対する強い需要のため、tsmcは依然として台湾全土で工場拡張に適した場所を探しているが、以前に計画されていた銅鑼工場は水と土壌の問題に直面し、嘉義の最初の工場は一時的に立ち往生した（遺跡が掘り出された）。長期にわたる巨大な需要に焦点を当て、tsmcは事前により多くの適合する場所を探すようになりました。以前のメディア報道によると、雲林県治安判事の張立山氏は、県政府が独自に「湖尾工業団地計画」を立ち上げ、tsmcが約29.75ヘクタールの敷地に工場を設立できるよう全力を尽くしていると指摘した。中科の虎威公園。

しかし、最近のニュースでは、tsmcが最近購入した南科周辺の土地に加えて、雲林を放棄し、工場敷地を屏東に移転することを決定したと指摘されている。 tsmcは、工場の場所を選択する際には多くの考慮事項があり、あらゆる可能性を排除するものではないと述べた。今年の初めには、大手ウェーハファウンドリであるtsmcが日本に高度なパッケージング工場を設立することを検討していることさえ明らかにされ、このパッケージング技術の人気が十分に分かる。

米国の法人は、tsmcのcowosの月産能力は年末までに3万2000個を超え、サードパーティを含めると4万個に近づく可能性があり、2025年末までに月産能力は約7万個になると予想している。

tsmcのオペレーション、先進パッケージング技術およびサービス担当副社長のhe jun氏も半導体展示会で、cowosの先進パッケージングの生産能力は2022年から2026年にかけて年間平均成長率が50%を超えると予想されており、今後も継続することを明らかにした。過去 3 年間で工場建設に 5 年かかっていましたが、顧客のニーズに応え、現在は 2 年に短縮されています。

digitimesリサーチセンターは、8月中旬に発表した「aiチップ特別レポート」の中で、先端パッケージングの分野では、aiチップがtsmcのcowosパッケージング技術に大きく依存していると指摘した。 2023年から2028年にかけてcowosの生産能力を拡大 cagrは50%を超え、2023年から2028年までのファウンドリ業界における5nm未満の先端プロセス拡大の年間平均複合成長率は23%に達すると予想されます。

生産能力が大幅に増加する一方で、tsmc は顧客により多くのサポートを提供するために、同社のパッケージング技術も反復しています。

包装技術の継続的なアップグレード

北米の顧客向けの最近のセミナーで、チップメーカーはチップパッケージングと最先端の光相互接続技術の野心的なロードマップを発表しました。こうした進歩により、今後数年間でコンピューティング パフォーマンスの波が起こる可能性があります。

1つ目はtsmcが「cowos」（chip on wafer substrate）と名付けたチップパッケージング技術で、これは基本的に典型的な小型チップ設計の強化版であり、複数の小型チップが単一のパッケージに統合されている。しかし、tsmc はそれを信じられないほどの規模と複雑さの新たなレベルに引き上げようとしています。

現在の cowos の反復では、リソグラフィーで使用される一般的なフォトマスクの最大 3.3 倍のサイズのインターポーザー (シリコンベースの層) がサポートされています。しかし、tsmcの「cowos_l」は2026年までにそのサイズをマスクサイズの約5.5倍に拡大し、より大きなロジックチップと最大12個のhbmメモリスタックを搭載できる余地を残すことになる。わずか 1 年後の 2027 年には、cowos はマスク サイズの 8 倍、あるいはそれ以上の驚くべきサイズに拡大される予定です。

私たちは、クレジットカードよりもはるかに大きい、6,864平方ミリメートルの面積を持つ統合パッケージについて話しています。これらの cowos 巨大企業には、4 つのスタックされたロジック チップのほか、12 個の hbm4 メモリ スタックと追加の i/o チップを組み込むことができます。

その規模を知るために、broadcom は 2 つのロジック チップと 12 のメモリ スタックを備えたカスタム ai プロセッサも披露しました。このチップは、nvidia の最新の強力なアクセラレータよりも大きく見えます。報告によると、taijidan wafer substrate chip (cowos) パッケージング技術を使用したこのチップには、フォトマスクの限界 (858 平方ミリメートル、26 mm x 33 mm) に近いコンピューティング チップが搭載されています。

しかし、このチップはtsmcが2027年に向けて準備しているものと比べるとまだ小さい。前述したように、tsmc はそのソリューションで最大 120x120 mm の基板を使用することを期待しているためです。

tsmc のパッケージング環境において、3d ic が重要な役割を果たすことは間違いありません。

また、今年の技術セミナーでtsmcは、a16とn2チップの組み合わせを積み重ねて、現在の9μmバンプピッチから2027年までに3μmピッチまで技術を縮小するロードマップの概要を示した。

レポートによると、tsmc の 3d 積層システムオン統合チップ (soic) テクノロジーは、tsmc によるハイブリッド ウェーハ ボンディングの実装です。ハイブリッド ボンディングにより、2 つの高度なロジック デバイスを直接積み重ねることができ、主に高性能部品を対象として 2 つのチップ間の超高密度 (および超短) 接続が可能になります。現在、soic-x (バンプレス) は、amd の cpu 3d v キャッシュ テクノロジや、ai 製品の instinct mi300 シリーズなどの特定のアプリケーションで使用されています。採用は拡大していますが、現行世代のテクノロジーはチップ サイズと相互接続間隔によって制限されています。

しかし、すべてがtsmcの計画通りに進めば、これらの制限は間もなく解消されると予想される。 soic - ペア。これらのチップは、現在の 9μm ピッチの 3 倍の密度である 3μm のシリコン ビア (tsv) ボンディング ピッチを使用して接続されます。このような小さな相互接続により、全体的により多くの接続が可能になり、組み立てられたチップの帯域幅密度 (したがってパフォーマンス) が大幅に向上します。

tsmcは、極めて高いパフォーマンスを必要とするデバイス向けのバンプレスsoic-xパッケージング技術の開発に加え、近い将来、バンプレスsoic-pパッケージングプロセスも開始する予定です。 soic-p は、3d スタッキングを必要とするものの、バンプレス銅線対銅線 tsv 接続の追加のパフォーマンスや複雑さを必要としない、より安価でパフォーマンスの低いアプリケーション向けに設計されています。このパッケージング技術により、より幅広い企業が soic を活用できるようになり、tsmc は顧客の計画について語ることはできませんが、この技術の安価なバージョンにより、よりコストを重視する消費者向けアプリケーションに適したものになる可能性があります。

tsmc の現在の計画によれば、2025 年までに、同社はマスク サイズ 0.2 の n3 (3nm) の上部チップと n4 (4nm) を組み合わせることができるフロントツーバック (f2b) バンプ型 soic-p テクノロジーを提供する予定です)。 25μmピッチのマイクロバンプで接続。 tsmcは2027年に、16μmのピッチでn2上部チップをn3下部チップ上に配置できるフロントツーバック(f2f)バンプsoic-pテクノロジーを発売する予定です。

soic をチップ開発者の間でより普及させ、利用しやすくするためには、チップ間インターフェイスの継続的な改善など、やるべきことがまだたくさんあります。しかし、tsmcは業界におけるsoicの採用については非常に楽観的であるようで、2026年から2027年までに約30のsoic設計をリリースすると予想している。

台湾メディアのtrendforceは、tsmcの先端パッケージング技術およびサービス担当副社長のjun he氏がセミコン台湾での以前の講演で、3d icがaiチップのメモリとロジックチップを統合するための重要な方法であると考えていると述べたと報じた。 he jun氏はまた、世界の半導体市場は2030年には1兆ドル産業になると予想されており、その主要な原動力はhpcとaiであり、40％を占めており、これによりaiチップも3d icの重要な原動力となっていると指摘した。梱包。

he jun 氏は、顧客がマルチチップ設計および ai チップの製造に 3d ic プラットフォームの使用を選択する理由は、コストの削減と設計変換の負担の軽減に関係していると述べました。

he jun 氏は、従来の soc+hbm 設計をチップレットおよび hbm アーキテクチャに変換することで、新しいロジック チップだけが最初から設計する必要があるコンポーネントとなり、i/o や soc などの他のコンポーネントは既存のプロセス テクノロジを使用できると説明しました。 。このアプローチにより、量産コストを最大 76% 削減できます。同氏は、新しいアーキテクチャにより生産コストが 2% 増加する可能性があるものの、これらの効率向上により総所有コスト (tco) が 22% 改善されると指摘しました。

しかし、3d ic は依然として課題に直面しており、特に性能向上の点で、3d ic の生産能力を向上させる鍵はチップ サイズとプロセスの複雑さにあると he jun 氏は強調しました。チップサイズに関しては、チップが大きいほど多くのチップを収容できるため、パフォーマンスが向上します。ただし、これによりプロセスの複雑さも増し、難易度が 3 倍になる可能性があります。さらに、チップの位置ずれ、破損、抽出時の失敗に関連するリスクもあります。

これらのリスク課題に対処するために、he jun 氏は、ツールの自動化と標準化、プロセス管理と品質、3dfabric 製造プラットフォームのサポートという 3 つの重要な要素を特定しました。

ツールの自動化と標準化には、tsmc のツールサプライヤーとの差別化された機能が重要です。現在、tsmc には 64 社のサプライヤーがおり、高度なパッケージング ツールの分野で主導的な地位を占める能力を持っています。プロセス制御と品質に関して、tsmc は高解像度 pnp ツールと ai 主導の品質管理を使用して、包括的かつ堅牢な品質管理を保証します。最後に、3dfabric 製造プラットフォームを使用してサプライ チェーン内の 1,500 の材料を統合し、最適化を実現します。

光電子パッケージング、tsmc の次の目標

従来の電気パッケージングを精力​​的に開発する一方、tsmc は光にも焦点を当てています。

tsmcは今年の技術セミナーで、超高速の光インターコネクトを顧客の設計に統合することを目的とした「3d光学エンジン」戦略も明らかにした。帯域幅の需要が急増する中、銅線では最先端のデータセンターや hpc ワークロードの需要に対応できなくなります。統合されたシリコン フォトニクスを活用した光リンクは、より高いスループットとより低い電力消費を実現します。

tsmcは、同社がaiブームによるデータ伝送の爆発的な増加をサポートするために、compact universal photonic engine(coup:コンパクト・ユニバーサル・フォトニック・エンジン)技術を開発していると述べた。 coupe は、soic-x チップ スタッキング テクノロジを使用してフォトニック チップの上に電子チップをスタックし、チップ間インターフェイスでのインピーダンスを最低にし、従来のスタッキング方法よりもエネルギー効率が高くなります。 tsmcは、2025年にcoupeをスモールフォームファクターのプラガブルデバイスとして認定し、その後2026年にco-packaged optics（cpo）としてcowosパッケージに統合し、パッケージに光接続を直接導入する予定です。

tsmc は、高度な 3d スタッキング技術を使用して、電子デバイスとフォトニック デバイスを一緒にパッケージ化します。第 1 世代は、今日のハイエンド イーサネットの 2 倍の速度である 1.6 tbps で標準の光ファイバー ポートに接続されました。第 2 世代の製品では、coupe とプロセッサを tsmc の cowos パッケージに統合することで、速度が 6.4 tbps に向上します。ロードマップの頂点は、12.8 tbps という驚異的なファイバー帯域幅を備えた cowos「coupe インターポーザー」設計です。

tsmcのシリコンフォトニクス技術に関しては、同社はつい最近その計画を発表したばかりである。しかし、台湾メディアの報道によると、実はかなり早い段階からこの計画を立てていたそうです。

台湾メディアは、incopat特許データベースを利用してcpo共包装光学特許技術の現状を調査したところ、tsmcがすでにこの技術分野でのレイアウトを開始しており、現在この分野の主要特許権者の1つであることが判明したと述べた。たとえば、tsmc は 2013 年に us9423578b2 特許を出願しました。この特許では、さまざまなタイプの ic で使用される電気信号も静電容量やインダクタンスによって遅延が増大するという問題を解決するために、データ伝送に電気信号の代わりに光信号を使用することを提案しています。またはicの抵抗の影響。この技術は以前に提案されて以来、他の多くの特許の先例となっています。

今月初め、tsmcはシリコンフォトニクスアライアンスの設立にも参加し、この技術の普及に向けた強固な基盤を築きました。

tsmcの副ゼネラルマネージャーであるxu guojin氏は、提携設立時のスピーチの中で、半導体業界全体が60年から70年の発展を経験し、さまざまな部品設計から徐々にcmosの開発と応用に焦点を当ててきたと述べた。フォトニクスで使用されるプロセス技術は、フォトンとエレクトロニクスを統合します。 cmosが商用アプリケーションの主流になると、製品設計や研究開発の面で産業の発展がより明確になり、特に省エネが大きく上流と下流の分業が明確になると指摘した。アドバンテージ。

xu guojin 氏は、現在、光コンポーネントとシリコン フォトニック コンポーネントはまだ開花の初期段階にあり、ai 時代における大規模なコンピューティングとデータ伝送の要件により、エネルギー消費が重要な問題となっており、シリコン フォトニック コンポーネントの導入が重要になっていると考えています。データセンターにおける重要なトレンドとなっています。

上記のレポートから、このフロントエンドの巨人がパッケージングの分野で当然の巨人になっていることがわかります。

参考リンク

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- a16/で製造

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package