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afin de répondre à la demande de capacité de production pour un packaging avancé de serveurs ia, tsmc se prépare.

lors de la réunion de rapport financier de juillet, le président de tsmc, wei zhejia, a également mentionné, en réponse aux inquiétudes des analystes concernant la capacité limitée de production de cowos pour les emballages avancés, que la popularité de l'intelligence artificielle avait stimulé la demande de cowos de tsmc. continue de croître à partir de 2025. on espère que l'offre et la demande seront équilibrées en 2026. les dépenses en capital de cowos ne peuvent pas être clairement indiquées à l'heure actuelle, car elles tentent d'augmenter chaque année. la dernière fois, il a été mentionné que la capacité de production le ferait. plus du double cette année, et l'entreprise travaille également très dur pour augmenter sa capacité de production.

afin d'atteindre cet objectif, tsmc packaging augmente frénétiquement sa capacité de production.

en achetant des usines, en construisant des usines, tsmc continue d'étendre sa production

sur la voie de l’expansion des emballages de tsmc, l’usine innolux nanke 4 précédemment achetée, nommée zone d’usine ap8, sera un choix judicieux pour le développement des emballages de l’entreprise. cette transaction éliminant la phase annuelle d'évaluation de l'impact environnemental, l'entreprise prévoit de mettre l'usine en production au cours du second semestre de l'année prochaine. selon les médias taïwanais, la future capacité de production de l'usine est neuf fois supérieure à celle de zhunan advanced packaging factory et comprendra une fonderie de plaquettes et des circuits intégrés 3d.

à la mi-août de cette année, tsmc a annoncé qu'elle dépenserait 17,14 milliards de dollars nt pour acheter l'usine de panneaux lcd de 5,5 génération d'innolux à nanke. l'usine était à l'origine la cible du géant de la mémoire micron jusqu'à ce que tsmc et innolux annoncent la transaction d'usine. news, le monde extérieur savait que tsmc avait pris les devants.

la chaîne d'approvisionnement a révélé que la principale raison pour laquelle tsmc achèterait innolux nanke factory 4 est d'économiser l'étape annuelle d'évaluation de l'impact environnemental. contrairement à l'usine d'emballage avancée de chiayi, tant que le projet de modification en usine est réalisé, la machine peut. être installé en moins d'un an. il peut être mis en production après emménagement.

les acteurs de l'industrie de l'équipement ont souligné qu'après la confirmation de la transaction d'usine, tsmc a lancé un plan de construction d'usine pour l'usine ap8, dans le but de la mettre en production au second semestre 2025. les commandes de fabrication d'équipements de machines connexes sont exécutées simultanément, et la livraison devrait commencer en avril de l'année prochaine, avec environ 1 il ne sera pas difficile de démarrer la production d'essai au second semestre et de la mettre en production au second semestre.

étant donné que l'usine ap8 est neuf fois plus grande que l'usine d'emballage avancée de zhunan, la chaîne d'approvisionnement estime qu'il y aura non seulement une capacité de production cowos d'emballage avancée, mais qu'à l'avenir, une fonderie de plaquettes à processus avancé, un emballage en éventail et des lignes de production de circuits intégrés 3d pourraient également en poste.

en plus de l'achat d'usines, la construction d'usines précédentes de tsmc progresse également régulièrement.

en mai de cette année, la construction de l'usine d'emballage avancée cowos de tsmc située dans le parc scientifique de chiayi a été mise au jour. cependant, des ruines présumées ont été fouillées pendant le processus de construction. le traitement correspondant est désormais effectué conformément à la loi sur les biens culturels. préoccupé par l'avancement de l'usine. cependant, taïwan a déclaré qu'il était prévu que les travaux de nettoyage liés à la loi sur les biens culturels soient achevés en octobre de cette année et que l'installation prévue de l'usine d'emballage avancé de tsmc jiake au troisième trimestre de l'année prochaine ne sera pas affectée.

selon les plans précédents, tsmc installera deux usines d'emballage avancé cowos à chiayi, dont la production de masse était initialement prévue pour 2028. spécifiquement au processus, il est rapporté que cette usine se concentre principalement sur l'intégration de systèmes à puce unique (soic), et tsmc est également optimiste quant à l'emballage 3d. ses clients actuels incluent le major de puces amd mi300, et le nombre de clients devrait encore augmenter. d'ici 2026. .

en raison de la forte demande pour cowos, tsmc est toujours à la recherche d'emplacements appropriés pour l'expansion de l'usine à taiwan. l'usine de tongluo, prévue précédemment, a rencontré des problèmes d'eau et de sol, tandis que la première usine de chiayi a été temporairement bloquée (des reliques ont été déterrées). en se concentrant sur l'énorme demande à long terme, ce qui pousse tsmc à rechercher davantage d'emplacements correspondants à l'avance. selon des médias précédents, le magistrat du comté de yunlin, zhang lishan, a souligné que le gouvernement du comté avait lancé de manière indépendante le « plan de parc industriel de huawei » et faisait tout son possible pour garantir à tsmc l'installation d'une usine sur une superficie d'environ 29,75 hectares. le parc huawei de zhongke.

cependant, des informations récentes ont souligné qu'en plus des terrains récemment achetés autour de nanke, tsmc a décidé d'abandonner yunlin et de transférer son site d'usine à pingtung. tsmc a déclaré qu'il y avait de nombreuses considérations à prendre en compte dans le choix d'un emplacement d'usine et qu'il n'excluait aucune possibilité. au début de cette année, il a même été révélé que tsmc, la principale fonderie de plaquettes, envisageait d'établir une usine de conditionnement avancée au japon, ce qui suffit à constater la popularité de cette technologie de conditionnement.

les entités juridiques américaines estiment que la capacité de production mensuelle cowos de tsmc pourrait dépasser 32 000 pièces d'ici la fin de l'année. si l'on inclut les tiers, elle pourrait approcher 40 000 pièces, et la capacité de production mensuelle atteindra environ 70 000 pièces d'ici la fin de 2025.

he jun, vice-président des opérations, des technologies et des services d'emballage avancés chez tsmc, a également révélé lors du salon des semi-conducteurs que la capacité de production d'emballages avancés de cowos devrait connaître un taux de croissance annuel composé de plus de 50 % de 2022 à 2026, et qu'elle se poursuivra. pour augmenter la production d'ici 2026. au cours des 3 dernières années, il fallait cinq ans pour construire une usine, mais maintenant, cela a été raccourci à deux ans pour répondre aux besoins des clients.

le centre de recherche digitimes a souligné dans le "ai chip special report" publié à la mi-août que l'emballage avancé connaît une croissance plus rapide que les processus avancés. dans le domaine de l'emballage avancé, les puces ai dépendent fortement de la technologie d'emballage cowos de tsmc. expansion de la capacité de production de cowos de 2023 à 2028 le tcac dépassera 50 % et le taux de croissance annuel moyen composé de l'expansion des processus avancés en dessous de 5 nm dans l'industrie de la fonderie de 2023 à 2028 atteindra 23 %.

bien que la capacité de production ait été considérablement augmentée, tsmc réitère également la technologie d'emballage de l'entreprise afin de fournir davantage d'assistance aux clients.

mise à niveau continue de la technologie d'emballage

lors d'un récent séminaire destiné aux clients nord-américains, le fabricant de puces a dévoilé une feuille de route ambitieuse pour le conditionnement des puces et les technologies d'interconnexion optique de pointe. ces avancées devraient déclencher une vague de performances informatiques dans les années à venir.

la première est la technologie de conditionnement des puces, que tsmc a surnommée « cowos » (chip on wafer substrate), qui est essentiellement une version améliorée de la conception typique des petites puces, dans laquelle plusieurs puces plus petites sont intégrées dans un seul boîtier. mais tsmc atteint de nouveaux niveaux d’une ampleur et d’une complexité incroyables.

l'itération actuelle de cowos prend en charge des interposeurs (couches à base de silicium) jusqu'à 3,3 fois la taille des photomasques typiques utilisés en lithographie. mais d'ici 2026, le « cowos_l » de tsmc augmentera sa taille jusqu'à environ 5,5 fois la taille du masque, laissant la place à des puces logiques plus grandes et jusqu'à 12 piles de mémoire hbm. à peine un an plus tard, en 2027, cowos s'étendra jusqu'à atteindre une taille époustouflante de 8 fois la taille du masque, voire plus.

nous parlons d'un package intégré d'une superficie de 6 864 millimètres carrés, ce qui est beaucoup plus grand qu'une carte de crédit. ces géants cowos peuvent intégrer quatre puces logiques empilées ainsi qu'une douzaine de piles de mémoire hbm4 et des puces d'e/s supplémentaires.

pour vous donner une idée de son ampleur, broadcom a également présenté un processeur ia personnalisé avec deux puces logiques et 12 piles de mémoire. la puce semble plus grosse que le dernier accélérateur puissant de nvidia. selon les rapports, cette puce utilisant la technologie d'emballage taijidan wafer substrate chip (cowos) possède une puce informatique proche de la limite du photomasque (858 millimètres carrés, 26 mm x 33 mm).

mais cette puce est encore minuscule par rapport à ce que tsmc prépare pour 2027. car comme mentionné ci-dessus, tsmc s'attend à ce que ses solutions utilisent des substrats jusqu'à 120x120 mm.

dans le paysage de l’emballage de tsmc, les circuits intégrés 3d joueront sans aucun doute un rôle important.

également lors du séminaire technologique de cette année, tsmc a présenté une feuille de route qui réduira la technologie du pas de bosse actuel de 9 μm jusqu'à un pas de 3 μm d'ici 2027, en empilant les combinaisons de puces a16 et n2.

selon les rapports, la technologie de système empilé 3d sur puce intégrée (soic) de tsmc est la mise en œuvre par tsmc de la liaison hybride de plaquettes. la liaison hybride permet d'empiler deux dispositifs logiques avancés directement l'un sur l'autre, permettant des connexions ultra-denses (et ultra-courtes) entre les deux puces, ciblant principalement les pièces hautes performances. actuellement, soic-x (bumpless) est utilisé dans des applications spécifiques, telles que la technologie cpu 3d v-cache d'amd et leur série instinct mi300 de produits d'ia. bien que son adoption soit croissante, la technologie de la génération actuelle est limitée par la taille des puces et l’espacement des interconnexions.

mais si tout se passe comme prévu par tsmc, ces restrictions devraient bientôt disparaître. soic - paire. les puces seront à leur tour connectées à l'aide d'un pas de liaison de 3 μm via des vias en silicium (tsv), soit trois fois la densité du pas de 9 μm actuel. ces petites interconnexions permettront globalement un plus grand nombre de connexions, augmentant considérablement la densité de bande passante (et donc les performances) de la puce assemblée.

en plus de développer une technologie de packaging soic-x sans bosses pour les appareils nécessitant des performances extrêmement élevées, tsmc lancera également un processus de packaging soic-p avec bosses dans un avenir proche. soic-p est conçu pour les applications moins chères et moins performantes qui nécessitent toujours un empilage 3d mais ne nécessitent pas les performances et la complexité supplémentaires des connexions tsv cuivre-cuivre sans à-coups. cette technologie d'emballage permettra à un plus grand nombre d'entreprises de profiter des soic, et bien que tsmc ne puisse pas parler des projets de ses clients, des versions moins chères de la technologie pourraient la rendre adaptée à des applications grand public plus soucieuses des coûts.

selon les plans actuels de tsmc, d'ici 2025, la société proposera une technologie soic-p à bossage avant-arrière (f2b) qui peut combiner des puces supérieures n3 (3 nm) de taille de masque 0,2 avec des puces n4 (4 nm) ). les puces inférieures sont appariées et connecté à l’aide de microbosses au pas de 25 μm. en 2027, tsmc lancera la technologie soic-p à bosse avant-arrière (f2f), qui peut placer une puce supérieure n2 sur une puce inférieure n3 avec un pas de 16 μm.

il y a encore beaucoup de travail à faire pour rendre les soic plus populaires et accessibles parmi les développeurs de puces, notamment en continuant à améliorer leurs interfaces puce à puce. mais tsmc semble très optimiste quant à l'adoption du soic par l'industrie et prévoit de lancer environ 30 modèles de soic d'ici 2026 à 2027.

le média taïwanais trendforce a cité jun he, vice-président de la technologie et des services d'emballage avancés chez tsmc, dans un discours antérieur à semicon taiwan. tsmc estime que le circuit intégré 3d est la méthode clé pour intégrer la mémoire des puces ai et les puces logiques. he jun a également souligné que le marché mondial des semi-conducteurs devrait devenir une industrie de plusieurs milliards de dollars en 2030, dont le hpc et l'ia sont les principaux moteurs, représentant 40 %. cela fait également des puces d'ia un moteur clé pour les circuits intégrés 3d. conditionnement.

he jun a déclaré que la raison pour laquelle les clients choisissent d'utiliser des plates-formes de circuits intégrés 3d pour la conception multipuce et la fabrication de puces ia est liée à son coût inférieur et à la réduction de la charge de conversion de conception.

he jun a expliqué qu'en convertissant la conception traditionnelle soc+hbm en architecture chiplet et hbm, la nouvelle puce logique sera le seul composant qui devra être conçu à partir de zéro, tandis que d'autres composants tels que les e/s et le soc pourront utiliser les technologies de processus existantes. . cette approche peut réduire les coûts de production en volume jusqu'à 76 %. il a noté que même si la nouvelle architecture peut augmenter les coûts de production de 2 %, le coût total de possession (tco) s'améliore de 22 % grâce à ces gains d'efficacité.

cependant, les circuits intégrés 3d sont encore confrontés à des défis, notamment en termes d'amélioration des performances. he jun a souligné que la clé pour améliorer la capacité de production de circuits intégrés 3d réside dans la taille des puces et la complexité des processus. en ce qui concerne la taille des puces, les puces plus grandes peuvent accueillir plus de puces, améliorant ainsi les performances. cependant, cela augmente également la complexité du processus, triplant potentiellement la difficulté. de plus, il existe des risques associés au désalignement des copeaux, à leur rupture et à leur défaillance lors de l'extraction.

afin de faire face à ces risques, he jun a identifié trois facteurs clés : l'automatisation et la standardisation des outils, le contrôle et la qualité des processus, et la prise en charge de la plateforme de fabrication 3dfabric.

pour l’automatisation et la standardisation des outils, les capacités différenciées de tsmc avec ses fournisseurs d’outils sont essentielles. actuellement, tsmc compte 64 fournisseurs et a la capacité de prendre une position de leader dans le domaine des outils d'emballage avancés. en termes de contrôle des processus et de qualité, tsmc utilise des outils pnp haute résolution et un contrôle qualité basé sur l'ia pour garantir une gestion de la qualité complète et robuste. enfin, il utilise la plateforme de fabrication 3dfabric pour intégrer 1 500 matériaux dans la chaîne d'approvisionnement afin d'obtenir une optimisation.

le packaging optoélectronique, le prochain objectif de tsmc

tout en développant vigoureusement les emballages électriques traditionnels, la lumière est également devenue une priorité pour tsmc.

lors du séminaire technique de cette année, tsmc a également dévoilé sa stratégie « 3d optical engine », qui vise à intégrer des interconnexions optiques ultra-rapides dans les conceptions de ses clients. à mesure que la demande de bande passante augmente, le fil de cuivre ne peut tout simplement pas répondre aux exigences des centres de données et des charges de travail hpc de pointe. les liaisons optiques exploitant la photonique sur silicium intégrée offrent un débit plus élevé et une consommation d'énergie réduite.

tsmc a déclaré que la société développe la technologie compact universal photonic engine (coup : compact universal photonic engine) pour soutenir la croissance explosive de la transmission de données provoquée par le boom de l'ia. coupe utilise la technologie d'empilement de puces soic-x pour empiler des puces électroniques sur des puces photoniques, offrant ainsi l'impédance la plus faible à l'interface inter-puces et étant plus économe en énergie que les méthodes d'empilement traditionnelles. tsmc prévoit de faire certifier coupe en tant que dispositif enfichable à petit facteur de forme en 2025, puis de l'intégrer dans le package cowos en tant qu'optique co-packagée (cpo) en 2026, apportant la connectivité optique directement dans le package.

en utilisant une technologie avancée d’empilement 3d, tsmc regroupe des dispositifs électroniques et photoniques. la première génération se branche sur un port fibre optique standard à 1,6 tbit/s, soit deux fois la vitesse de l'ethernet haut de gamme actuel. le produit de deuxième génération augmente les vitesses à 6,4 tbps en intégrant coupe au processeur dans le package cowos de tsmc. le point culminant de la feuille de route est la conception cowos « coupe interposeur » avec une étonnante bande passante fibre de 12,8 tbps.

concernant la technologie photonique sur silicium de tsmc, même si la société n’a annoncé ses plans que récemment. mais selon les médias taïwanais, ils avaient en fait prévu cela très tôt.

les médias taïwanais ont déclaré qu'en utilisant la base de données de brevets incopat pour rechercher l'état actuel de la technologie des brevets d'optique de co-emballage cpo, ils ont découvert que tsmc avait déjà lancé une mise en page dans ce domaine technologique et était actuellement l'un des principaux titulaires de brevets dans ce domaine. par exemple, dès 2013, tsmc a déposé le brevet us9423578b2, qui proposait d'utiliser des signaux optiques au lieu de signaux électriques pour la transmission de données afin de résoudre le problème selon lequel les signaux électriques utilisés dans divers types de circuits intégrés sont également soumis à des retards accrus causés par la capacité, l'inductance. ou résistance dans l'influence ic. depuis que cette technologie a été proposée plus tôt, elle est devenue un précédent pour de nombreux autres brevets.

plus tôt ce mois-ci, tsmc a également participé à la création d'une alliance photonique sur silicium, jetant ainsi une base solide pour la vulgarisation de cette technologie.

xu guojin, directeur général adjoint de tsmc, a mentionné dans son discours lors de la création de l'alliance que l'ensemble de l'industrie des semi-conducteurs a connu 60 ou 70 ans de développement. à partir de différentes conceptions de composants, elle s'est progressivement concentrée sur le développement et l'application du cmos (. technologie de composants semi-conducteurs à oxyde métallique complémentaire), qui est également le cœur du silicium. la technologie de processus utilisée par la photonique intègre les photons et l'électronique. il a souligné que lorsque le cmos deviendra le courant dominant des applications commerciales, le développement industriel deviendra plus clair en termes de conception de produits et de recherche et développement, et la division du travail entre l'amont et l'aval deviendra plus claire. en particulier, les économies d'énergie seront un grand avantage. avantage.

xu guojin estime qu'actuellement les composants optiques et les composants photoniques au silicium en sont encore à leurs premiers stades d'épanouissement. avec les exigences massives en matière de calcul et de transmission de données à l'ère de l'ia, la consommation d'énergie est devenue un problème important et l'introduction de composants photoniques au silicium. est devenu une tendance importante dans les centres de données.

d'après les rapports ci-dessus, nous pouvons également voir que ce géant du front-end est devenu un géant bien mérité dans le domaine de l'emballage.

lien de référence

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- fabriqué-avec-a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package