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tsmc는 ai 서버의 고급 패키징에 대한 생산 능력 수요를 충족시키기 위해 준비하고 있습니다.

7월 재무 보고 회의에서 tsmc 회장 wei zhejia는 고급 패키징을 위한 cowos 생산 능력 부족에 대한 분석가들의 우려에 대해 인공 지능의 인기가 tsmc의 cowos 수요를 주도했으며 tsmc도 언급했습니다. 2025년부터 계속 확대 2026년에는 수급 균형이 이뤄질 것으로 기대된다. cowos는 매년 증설을 시도하고 있어 현재로서는 명확히 밝힐 수 없다. 올해는 두 배 이상 증가했으며 회사도 생산 능력 확대를 위해 열심히 노력하고 있습니다.

이 목표를 달성하기 위해 tsmc 패키징은 생산 능력을 미친 듯이 확장하고 있습니다.

공장 매입, 공장 건설, tsmc는 계속 생산 확대

tsmc의 패키징 확장 경로에서 이전에 구매한 innolux nanke 4 공장(코드명 ap8 공장 지역)은 회사의 패키징 개발을 위한 현명한 선택이 될 것입니다. 이번 거래로 연간 환경영향평가 단계가 없어져 내년 하반기 공장 가동이 가능할 것으로 회사측은 기대하고 있다. 대만 언론에 따르면 이 공장의 향후 생산 능력은 주난 첨단 패키징 공장(zhunan advanced packaging factory)보다 9배 더 크며 웨이퍼 파운드리와 3d ic도 포함될 것이라고 한다.

올해 8월 중순, tsmc는 난케에 있는 이노룩스의 5.5세대 lcd 패널 공장을 구입하기 위해 nt$171억4천만을 지출할 것이라고 발표했습니다. 이 공장은 tsmc와 이노룩스가 공장 거래를 발표하기 전까지 원래 메모리 대기업 마이크론의 주력이었습니다. 뉴스에 따르면 외부 세계는 tsmc가 주도권을 잡았다는 것을 알고 있었습니다.

공급망에 따르면 tsmc가 innolux nanke factory 4를 구매하는 주된 이유는 chiayi의 고급 포장 공장과 달리 공장 내 수정 프로젝트가 수행되는 한 연간 환경 영향 평가 단계를 줄이기 위한 것입니다. 1년이내 설치 가능하며 입주 후 바로 제작이 가능합니다.

장비업계 관계자들은 tsmc가 공장 거래가 확정된 뒤 2025년 하반기 생산을 목표로 ap8 공장 공장 건설 계획에 착수했다고 지적했다. 관련 기계장비 제조 수주가 동시에 이뤄지고 있으며, 내년 4월부터 납품이 시작될 예정이며, 약 1대 정도다. 하반기에 시험생산을 시작해 하반기 양산에 들어가는 것은 어렵지 않을 것으로 보인다.

ap8 공장은 zhunan advanced packaging factory보다 9배 더 크므로 공급망에서는 고급 패키징 cowos 생산 능력뿐만 아니라 미래에는 고급 공정 웨이퍼 파운드리, 팬아웃 패키징 및 3d ic 생산 라인이 있을 것으로 믿고 있습니다. 또한 주둔하고 있다.

공장 매입 외에도 tsmc의 기존 공장 건설도 착실하게 진행되고 있다.

올해 5월 자이사이언스파크에 위치한 tsmc의 cowos 첨단포장공장이 공사에 착수했으나 공사 과정에서 유적이 발굴돼 현재 문화재법에 따라 관련 처리가 이뤄지고 있다. 공장의 발전이 걱정됩니다. 다만 대만 측은 문화재법 관련 정리 작업이 올해 10월 마무리될 것으로 예상돼 내년 3분기 tsmc 지아케 첨단 포장공장 설치 계획에는 영향을 미치지 않을 것이라고 밝혔다.

이전 계획에 따르면 tsmc는 자이(chiayi)에 cowos 첨단 패키징 공장 2곳을 설립할 예정이며, 원래 대량 생산은 2028년으로 예정되어 있습니다. 공정별로는 이 공장이 주로 시스템통합단일칩(soic)에 주력하고 있는 것으로 전해지고 있으며, tsmc도 3d 패키징에 대해 낙관하고 있는 것으로 알려졌다. 현재 고객으로는 칩 메이저인 amd mi300이 있으며, 고객 수는 더욱 늘어날 것으로 예상된다. 2026년까지. .

cowos에 대한 높은 수요로 인해 tsmc는 여전히 대만 전역에 걸쳐 공장 확장을 위한 적합한 장소를 찾고 있습니다. 앞서 계획된 tongluo 공장은 물과 토양 문제에 직면한 반면 chiayi의 첫 번째 공장은 일시적으로 정체되었습니다(유물 발굴). 장기적으로 큰 수요에 초점을 맞춰 tsmc가 더 많은 일치하는 위치를 미리 찾도록 유도합니다. 이전 언론 보도에 따르면, 윈린현 치안판사 장리산(zhang lishan)은 현 정부가 독립적으로 '후웨이 산업단지 계획'을 시작했으며 약 29.75헥타르 규모의 면적에 공장을 설립하기 위해 tsmc를 확보하기 위해 모든 노력을 기울이고 있다고 지적했습니다. zhongke의 huwei 공원.

그러나 최근 뉴스에서는 tsmc가 최근 난커(nanke) 주변 부지를 구입한 것 외에도 윈린(yunlin)을 버리고 공장 부지를 핑둥(pingtung)으로 이전하기로 결정했다고 지적했습니다. tsmc는 공장 위치를 ​​선택할 때 많은 고려 사항이 있으며 가능성을 배제하지 않는다고 밝혔습니다. 올해 초에는 웨이퍼 파운드리 선두업체인 tsmc가 일본에 첨단 패키징 공장 설립을 검토하고 있다는 사실도 밝혀진 바 있어 이 패키징 기술의 인기를 실감하기 충분하다.

미국 법인들은 tsmc의 cowos 월간 생산능력이 연말까지 3만2000장을 넘을 것으로 추정하고 있다. 제3자를 포함하면 4만장에 육박할 수 있으며, 2025년 말에는 월간 생산능력이 7만장 안팎이 될 것으로 보인다.

tsmc의 첨단 패키징 기술 및 서비스 운영 담당 부사장인 허준(he jun)도 반도체 전시회에서 cowos의 첨단 패키징 생산 능력이 2022년부터 2026년까지 연평균 50% 이상의 성장률을 보일 것으로 예상되며 앞으로도 계속될 것이라고 밝혔습니다. 2026년까지 생산 확대를 목표로 하고 있다. 지난 3년 동안 공장을 짓는 데 5년이 걸렸으나, 고객 요구에 맞춰 지금은 2년으로 단축됐다.

digitimes 연구소는 지난 8월 중순 발표한 'ai 칩 스페셜 리포트'에서 첨단 패키징이 첨단 공정보다 빠르게 성장하고 있다고 지적했다. 첨단 패키징 분야에서 ai 칩은 tsmc의 cowos 패키징 기술에 크게 의존하고 있다. 2023년부터 2028년까지 cowos 생산능력 확장 연평균 성장률(cagr)은 50%를 넘어설 것이며, 2023년부터 2028년까지 파운드리 산업의 5nm 이하 첨단 공정 확장의 연평균 복합 성장률은 23%에 달할 것입니다.

생산 능력이 크게 증가하는 동시에 tsmc는 고객에게 더 많은 지원을 제공하기 위해 회사의 패키징 기술을 반복하고 있습니다.

패키징 기술의 지속적인 업그레이드

최근 북미 고객을 대상으로 한 세미나에서 칩 제조업체는 칩 패키징 및 최첨단 광학 상호 연결 기술에 대한 야심 찬 로드맵을 공개했습니다. 이러한 발전은 향후 몇 년간 컴퓨팅 성능의 물결을 촉발할 가능성이 높습니다.

첫 번째는 tsmc가 "cowos"(chip on wafer substrate)라고 부르는 칩 패키징 기술입니다. 이는 본질적으로 여러 개의 작은 칩이 단일 패키지에 통합되는 일반적인 소형 칩 설계의 향상된 버전입니다. 그러나 tsmc는 이를 놀라운 규모와 복잡성의 새로운 수준으로 끌어올리고 있습니다.

cowos의 현재 버전은 리소그래피에 사용되는 일반적인 포토마스크 크기의 최대 3.3배에 달하는 인터포저(실리콘 기반 레이어)를 지원합니다. 그러나 2026년까지 tsmc의 "cowos_l"은 크기를 마스크 크기의 약 5.5배로 늘려 더 큰 논리 칩과 최대 12개의 hbm 메모리 스택을 위한 공간을 남겨둘 것입니다. 불과 1년 뒤인 2027년에는 cowos가 마스크 크기의 8배 이상으로 눈부시게 확장될 예정이다.

우리는 신용 카드보다 훨씬 큰 6,864 평방 밀리미터의 면적을 가진 통합 패키지에 대해 이야기하고 있습니다. 이러한 cowos 거대 기업은 4개의 스택형 로직 칩은 물론 12개의 hbm4 메모리 스택 및 추가 i/o 칩을 통합할 수 있습니다.

규모에 대한 아이디어를 제공하기 위해 broadcom은 로직 칩 2개와 메모리 스택 12개를 갖춘 맞춤형 ai 프로세서도 선보였습니다. 칩은 nvidia의 최신 강력한 가속기보다 더 커 보입니다. 보도에 따르면 타이지단 웨이퍼 기판 칩(cowos) 패키징 기술을 적용한 이 칩은 포토마스크 한계(858제곱밀리미터, 26mm x 33mm)에 가까운 컴퓨팅 칩을 갖췄다고 한다.

하지만 이 칩은 tsmc가 2027년에 준비하고 있는 칩에 비하면 여전히 미미합니다. 위에서 언급했듯이 tsmc는 자사 솔루션이 최대 120x120mm 크기의 기판을 사용할 것으로 기대하고 있기 때문입니다.

tsmc의 패키징 환경에서 3d ic는 의심할 여지 없이 중요한 역할을 할 것입니다.

또한 올해 기술 세미나에서 tsmc는 a16과 n2 칩 조합을 함께 쌓아 2027년까지 현재 9μm 범프 피치에서 3μm 피치로 기술을 축소하는 로드맵을 제시했습니다.

보고서에 따르면 tsmc의 3d 적층 시스템 온 통합 칩(soic) 기술은 tsmc의 하이브리드 웨이퍼 본딩 구현입니다. 하이브리드 본딩을 사용하면 두 개의 고급 논리 장치를 서로 직접 적층할 수 있어 주로 고성능 부품을 대상으로 두 칩 사이의 초고밀도(및 초단거리) 연결이 가능합니다. 현재 soic-x(범프리스)는 amd의 cpu 3d v-캐시 기술 및 instinct mi300 ai 제품 시리즈와 같은 특정 애플리케이션에 사용됩니다. 채택이 증가하고 있지만 현재 세대 기술은 칩 크기와 상호 연결 간격으로 인해 제한됩니다.

그러나 모든 것이 tsmc의 계획대로 진행된다면 이러한 제한은 곧 사라질 것으로 예상됩니다. soic - 쌍. 칩은 현재의 9μm 피치 밀도의 3배인 실리콘 비아(tsv)를 통한 3μm 본딩 피치를 사용하여 연결됩니다. 이러한 작은 상호 연결은 전체적으로 더 많은 수의 연결을 허용하여 조립된 칩의 대역폭 밀도(따라서 성능)를 크게 향상시킵니다.

tsmc는 극도로 높은 성능이 요구되는 장치를 위한 무범프 soic-x 패키징 기술을 개발하는 것 외에도 가까운 시일 내에 범프 soic-p 패키징 공정도 출시할 예정입니다. soic-p는 여전히 3d 스태킹이 필요하지만 무범프 구리-구리 tsv 연결의 추가 성능 및 복잡성이 필요하지 않은 더 저렴하고 성능이 낮은 애플리케이션을 위해 설계되었습니다. 이 패키징 기술을 통해 더 많은 기업이 soic를 활용할 수 있게 될 것이며, tsmc가 고객의 계획을 밝힐 수는 없지만 이 기술의 저렴한 버전은 비용에 민감한 소비자 애플리케이션에 적합할 수 있습니다.

tsmc의 현재 계획에 따르면 2025년까지 회사는 0.2 마스크 크기의 n3(3nm) 상단 칩과 n4(4nm) 하단 칩을 결합할 수 있는 f2b(front-to-back) 범프 soic-p 기술을 제공할 예정입니다. 25μm 피치 마이크로 범프를 사용하여 연결되었습니다. 2027년에 tsmc는 16μm 피치로 n3 하단 칩에 n2 상단 칩을 배치할 수 있는 f2f(front-to-back) 범프 soic-p 기술을 출시할 예정입니다.

칩 간 인터페이스를 지속적으로 개선하는 것을 포함하여 칩 개발자들 사이에서 soic를 더욱 대중적이고 쉽게 이용할 수 있도록 하기 위해서는 아직 해야 할 일이 많이 남아 있습니다. 그러나 tsmc는 업계의 soic 채택에 대해 매우 낙관적인 것으로 보이며 2026년부터 2027년까지 약 30개의 soic 설계를 출시할 것으로 예상하고 있습니다.

대만 언론인 trendforce는 tsmc의 고급 패키징 기술 및 서비스 담당 부사장인 jun he의 말을 인용했습니다. tsmc는 3d ic가 ai 칩 메모리와 로직 칩을 통합하는 핵심 방법이라고 믿고 있습니다. 허준은 또한 2030년에는 세계 반도체 시장이 1조 달러 규모의 산업으로 성장할 것으로 예상하며, 그 중 hpc와 ai가 40%를 차지하는 핵심 원동력이 된다는 점도 지적했다. 포장.

허준은 멀티칩 설계와 ai 칩 제조에 고객이 3d ic 플랫폼을 사용하는 이유는 비용이 저렴하고 설계 전환 부담이 적기 때문이라고 말했다.

he jun은 전통적인 soc+hbm 설계를 칩렛 및 hbm 아키텍처로 변환함으로써 새로운 로직 칩만 처음부터 설계해야 하는 유일한 구성 요소가 될 것이며 i/o 및 soc와 같은 다른 구성 요소는 기존 프로세스 기술을 사용할 수 있다고 설명했습니다. . 이 접근 방식을 사용하면 대량 생산 비용을 최대 76%까지 줄일 수 있습니다. 그는 새로운 아키텍처로 인해 생산 비용이 2% 증가할 수 있지만 이러한 효율성 향상으로 인해 총 소유 비용(tco)이 22% 향상된다고 지적했습니다.

그러나 3d ic는 특히 성능 향상 측면에서 여전히 과제에 직면해 있습니다. he jun은 3d ic 생산 능력 향상의 핵심은 칩 크기와 프로세스 복잡성에 있다고 강조했습니다. 칩 크기에 관해서는 더 큰 칩이 더 많은 칩을 수용할 수 있으므로 성능이 향상됩니다. 그러나 이는 또한 프로세스의 복잡성을 증가시켜 잠재적으로 난이도를 3배로 증가시킵니다. 또한 추출 중 칩 정렬 불량, 파손 및 실패와 관련된 위험이 있습니다.

이러한 위험 문제를 해결하기 위해 he jun은 도구 자동화 및 표준화, 프로세스 제어 및 품질, 3dfabric 제조 플랫폼 지원이라는 세 가지 핵심 요소를 식별했습니다.

도구 자동화 및 표준화를 위해서는 도구 공급업체와의 tsmc의 차별화된 역량이 중요합니다. 현재 tsmc는 64개의 공급업체를 보유하고 있으며 고급 패키징 도구 분야에서 선도적인 위치를 차지할 수 있는 능력을 갖추고 있습니다. 프로세스 제어 및 품질 측면에서 tsmc는 고해상도 pnp 도구와 ai 기반 품질 관리를 사용하여 포괄적이고 강력한 품질 관리를 보장합니다. 마지막으로 3dfabric 제조 플랫폼을 사용하여 공급망에 1,500개의 재료를 통합하여 최적화를 달성합니다.

tsmc의 다음 목표, 광전자 패키징

전통적인 전기 패키징을 적극적으로 개발하는 동시에 빛도 tsmc의 초점이 되었습니다.

올해 기술 세미나에서 tsmc는 초고속 광학 상호 연결을 고객 설계에 통합하는 것을 목표로 하는 "3d 광학 엔진" 전략도 공개했습니다. 대역폭 수요가 급증함에 따라 구리선은 최첨단 데이터 센터 및 hpc 워크로드의 수요를 따라잡을 수 없습니다. 통합 실리콘 포토닉스를 활용하는 광 링크는 더 높은 처리량과 더 낮은 전력 소비를 제공합니다.

tsmc는 ai 붐으로 인한 데이터 전송의 폭발적인 성장을 지원하기 위해 컴팩트 유니버설 포토닉 엔진(coup: compact universal photonic engine) 기술을 개발 중이라고 밝혔다. coupe는 soic-x 칩 적층 기술을 사용하여 광자 칩 위에 전자 칩을 적층하여 칩 간 인터페이스에서 가장 낮은 임피던스를 제공하고 기존 적층 방법보다 에너지 효율적입니다. tsmc는 2025년에 coupe를 소형 폼 팩터 플러그형 장치로 인증한 후 2026년에 이를 공동 패키지 광학 장치(cpo)로 cowos 패키지에 통합하여 패키지에 직접 광학 연결을 제공할 계획입니다.

tsmc는 고급 3d 스태킹 기술을 사용하여 전자 장치와 광자 장치를 함께 패키지합니다. 1세대는 오늘날의 고급 이더넷 속도의 두 배인 1.6tbps의 표준 광섬유 포트에 연결되었습니다. 2세대 제품은 프로세서와 coupe를 tsmc의 cowos 패키지에 통합해 속도를 6.4tbps까지 높인다. 로드맵의 정점은 놀라운 12.8tbps 광섬유 대역폭을 갖춘 cowos "coupe 인터포저" 디자인입니다.

tsmc의 실리콘 포토닉스 기술과 관련하여 회사는 최근에야 계획을 발표했습니다. 그러나 대만 언론 보도에 따르면 그들은 실제로 아주 일찍부터 이에 대한 계획을 가지고 있었습니다.

대만 언론은 incopat 특허 데이터베이스를 사용해 cpo 공동 패키징 광학 특허 기술 현황을 검색한 결과 tsmc가 이미 이 기술 분야에 레이아웃을 출시했으며 현재 이 분야의 주요 특허권자 중 하나라는 사실을 발견했다고 밝혔습니다. 예를 들어, tsmc는 2013년 초 us9423578b2 특허를 출원했는데, 이 특허는 다양한 유형의 ic에 사용되는 전기 신호가 커패시턴스, 인덕턴스로 인해 지연이 증가하는 문제를 해결하기 위해 데이터 전송에 전기 신호 대신 광 신호를 사용하는 것을 제안했습니다. 또는 ic 영향에 대한 저항. 이 기술은 앞서 제안된 이후 다른 많은 특허들의 선례가 됐다.

이달 초 tsmc도 실리콘 포토닉스 연합 설립에 참여해 이 기술의 대중화를 위한 탄탄한 기반을 마련했다.

tsmc의 xu guojin 부사장은 동맹 설립 연설에서 전체 반도체 산업이 60~70년 동안 다양한 부품 설계를 통해 점차적으로 cmos 개발 및 적용에 집중해 왔다고 언급했습니다. 실리콘의 핵심이기도 한 상보형 금속산화물반도체(complementary metal oxide semiconductor) 부품 기술. 포토닉스에서 사용하는 공정 기술은 광자와 전자 장치를 통합합니다. 그는 cmos가 상용 애플리케이션의 주류가 되면 제품 설계와 연구 개발 측면에서 산업 발전이 더욱 명확해질 것이며, 특히 에너지 절약이 더욱 명확해질 것이라고 지적했습니다. 이점.

xu guojin은 현재 광학 부품과 실리콘 포토닉 부품이 아직 개화 초기 단계에 있다고 믿습니다. ai 시대의 대규모 컴퓨팅 및 데이터 전송 요구 사항으로 인해 에너지 소비가 중요한 문제가 되었으며 실리콘 포토닉 부품이 도입되었습니다. 데이터센터에서 중요한 트렌드가 되었습니다.

위의 보고서에서 우리는 이 프론트 엔드 거대 기업이 포장 분야에서 당연한 거대 기업이 되었음을 알 수 있습니다.

참고링크

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- 제조-a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package