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per soddisfare le esigenze di capacità produttiva di packaging avanzato per server ai, tsmc si sta attrezzando.

alla riunione del rapporto finanziario di luglio, il presidente di tsmc wei zhejia ha anche menzionato, in risposta alle preoccupazioni degli analisti sulla ridotta capacità di produzione di cowos per imballaggi avanzati, che la popolarità dell'intelligenza artificiale ha guidato la domanda di cowos di tsmc è molto forte, e tsmc continuerà ad espandersi dal 2025 al 2025. speriamo di raggiungere un equilibrio tra domanda e offerta nel 2026. le spese in conto capitale di cowos non possono essere dichiarate chiaramente al momento, perché sta cercando di aumentare ogni anno l'ultima volta che è stata menzionata la capacità di produzione quest'anno sarà più che raddoppiato e l'azienda sta anche lavorando molto duramente per espandere la capacità produttiva.

per raggiungere questo obiettivo, tsmc packaging sta espandendo freneticamente la propria capacità produttiva.

acquistando fabbriche, costruendo fabbriche, tsmc continua ad espandere la produzione

nel percorso di espansione degli imballaggi di tsmc, lo stabilimento innolux nanke 4 precedentemente acquistato, nome in codice ap8 factory area, sarà una scelta saggia per lo sviluppo degli imballaggi dell’azienda. poiché questa transazione eliminerà la fase annuale di valutazione dell'impatto ambientale, l'azienda prevede di mettere in produzione l'impianto nella seconda metà del prossimo anno. secondo i media taiwanesi, la futura capacità produttiva dell'impianto sarà nove volte più grande di quella dello zhunan advanced packaging plant e includerà una fonderia di wafer e circuiti integrati 3d.

a metà agosto di quest'anno, tsmc ha annunciato che avrebbe speso 17,14 miliardi di dollari taiwanesi per acquistare la fabbrica di pannelli lcd di 5,5 generazioni di innolux a nanke. la fabbrica era originariamente il fulcro del gigante della memoria micron fino a quando tsmc e innolux non hanno annunciato la transazione di fabbrica notizie, il mondo esterno sapeva che tsmc aveva preso l'iniziativa.

la catena di fornitura ha rivelato che il motivo principale per cui tsmc acquisterà innolux nanke factory 4 è quello di evitare la fase annuale di valutazione dell'impatto ambientale. a differenza della fabbrica di imballaggi avanzati di chiayi, finché viene portato avanti il ​​progetto di modifica in fabbrica, la macchina può farlo essere installato in meno di 1 anno può essere messo in produzione dopo il trasloco.

gli operatori del settore delle apparecchiature hanno sottolineato che, dopo la conferma della transazione della fabbrica, tsmc ha lanciato un piano di costruzione della fabbrica ap8, con l'obiettivo di metterla in produzione nella seconda metà del 2025. gli ordini di produzione di macchinari e attrezzature correlati vengono eseguiti contemporaneamente, e la consegna dovrebbe iniziare nell'aprile del prossimo anno, con circa 1 non sarà difficile avviare la produzione di prova nella seconda metà dell'anno e metterla in produzione nella seconda metà dell'anno.

poiché la fabbrica ap8 è nove volte più grande della zhunan advanced packaging factory, la catena di fornitura ritiene che non solo ci sarà capacità di produzione cowos di imballaggi avanzati, ma in futuro fonderie di wafer con processi avanzati, imballaggi fan-out e linee di produzione di circuiti integrati 3d potrebbero anche di stanza.

oltre all'acquisto di fabbriche, anche la precedente costruzione di fabbriche di tsmc sta progredendo costantemente.

nel maggio di quest'anno è iniziata la costruzione dell'impianto di imballaggio avanzato cowos di tsmc situato nel chiayi science park. tuttavia, durante il processo di costruzione sono state scavate rovine. il relativo trattamento è ora in corso in conformità con la legge sui beni culturali sullo stato di avanzamento dell'impianto. tuttavia, taiwan ha affermato che si prevede che i lavori di pulizia relativi alla legge sui beni culturali saranno completati nell'ottobre di quest'anno e che l'installazione pianificata dell'impianto di imballaggio avanzato di tsmc jiake nel terzo trimestre del prossimo anno non sarà influenzata.

secondo i piani precedenti, tsmc installerà due impianti di imballaggio avanzato cowos a chiayi, con la produzione di massa originariamente prevista per il 2028. nello specifico del processo, è stato riferito che questa fabbrica si concentra principalmente sull'integrazione di sistema a chip singolo (soic) e tsmc è ottimista anche riguardo al packaging 3d. tra i suoi attuali clienti figura il chip principale amd mi300 e si prevede che il numero di clienti aumenterà ulteriormente entro il 2026. .

a causa della forte domanda di cowos, tsmc è ancora alla ricerca di luoghi adatti per l'espansione dell'impianto in tutta taiwan. l'impianto di tongluo, progettato in precedenza, ha riscontrato problemi legati all'acqua e al suolo, mentre il primo impianto a chiayi è stato temporaneamente bloccato (sono stati scavati i resti), concentrandosi su. l'enorme domanda a lungo termine, spingendo tsmc a cercare in anticipo più sedi corrispondenti. secondo precedenti resoconti dei media, il magistrato della contea di yunlin zhang lishan ha sottolineato che il governo della contea ha lanciato in modo indipendente il "piano del parco industriale huwei" e sta cercando di garantire a tsmc la creazione di una fabbrica nell'area di circa 29,75 ettari del parco huwei. , che si trova vicino a zhongke.

tuttavia, notizie recenti hanno evidenziato che oltre al terreno recentemente acquistato intorno a nanke, tsmc ha deciso di abbandonare yunlin e trasferire il sito della sua fabbrica a pingtung. tsmc ha affermato che ci sono molte considerazioni nella scelta dell'ubicazione della fabbrica e non esclude alcuna possibilità. all'inizio di quest'anno è stato addirittura rivelato che tsmc, la principale fonderia di wafer, stava valutando la possibilità di realizzare un impianto di confezionamento all'avanguardia in giappone, il che basta per constatare la popolarità di questa tecnologia di confezionamento.

le entità legali americane stimano che la capacità di produzione mensile di cowos di tsmc potrebbe superare i 32.000 pezzi entro la fine dell'anno, se si includono anche i terzi, potrebbe avvicinarsi ai 40.000 pezzi e la capacità di produzione mensile sarà di circa 70.000 pezzi entro la fine del 2025.

he jun, vicepresidente delle operazioni, tecnologie e servizi di imballaggio avanzati presso tsmc, ha rivelato alla semiconductor exhibition che si prevede che la capacità di produzione di imballaggi avanzati di cowos avrà un tasso di crescita annuo composto superiore al 50% dal 2022 al 2026, e continuerà espandere la produzione entro il 2026. negli ultimi 3 anni ci volevano cinque anni per costruire una fabbrica, ma ora sono stati ridotti a due anni per soddisfare le esigenze dei clienti.

il centro di ricerca digitimes ha sottolineato nel "rapporto speciale sui chip ai" pubblicato a metà agosto che la crescita degli imballaggi avanzati è maggiore di quella dei processi avanzati. nel campo degli imballaggi avanzati, i chip ai dipendono fortemente dalla tecnologia di imballaggio cowos di tsmc pertanto, l'espansione della capacità produttiva di cowos di tsmc dal 2023 al 2028 il cagr supererà il 50% e il tasso di crescita composto medio annuo dell'espansione del processo avanzato inferiore a 5 nm nel settore della fonderia dal 2023 al 2028 raggiungerà il 23%.

sebbene la capacità produttiva sia stata notevolmente aumentata, tsmc sta anche aggiornando la tecnologia di imballaggio dell'azienda per fornire maggiore supporto ai clienti.

aggiornamento continuo della tecnologia di confezionamento

in un recente seminario per i clienti nordamericani, il produttore di chip ha svelato un'ambiziosa tabella di marcia per il packaging dei chip e le tecnologie di interconnessione ottica all'avanguardia. è probabile che questi progressi scatenino un’ondata di prestazioni informatiche nei prossimi anni.

la prima è la tecnologia di packaging dei chip, che tsmc ha soprannominato "cowos" (chip on wafer substrate), che è essenzialmente una versione migliorata del tipico design di chip piccolo, in cui più chip più piccoli sono integrati in un unico package. ma tsmc lo sta portando a nuovi livelli di incredibile scala e complessità.

l'attuale iterazione di cowos supporta interposer (strati a base di silicio) fino a 3,3 volte più grandi delle tipiche fotomaschere utilizzate nella litografia. ma entro il 2026, il "cowos_l" di tsmc aumenterà le sue dimensioni fino a circa 5,5 volte la dimensione della maschera, lasciando spazio a chip logici più grandi e fino a 12 stack di memoria hbm. solo un anno dopo, nel 2027, cowos si espanderà fino a raggiungere una dimensione strabiliante di 8 volte la dimensione della maschera o anche più grande.

stiamo parlando di un pacchetto integrato con una superficie di 6.864 millimetri quadrati, molto più grande di una carta di credito. questi colossi cowos possono incorporare quattro chip logici impilati, nonché una dozzina di stack di memoria hbm4 e chip i/o aggiuntivi.

per darti un'idea delle sue dimensioni, broadcom ha anche mostrato un processore ai personalizzato con due chip logici e 12 stack di memoria. il chip sembra più grande dell'ultimo potente acceleratore di nvidia. secondo i rapporti, questo chip che utilizza la tecnologia di confezionamento taijidan wafer substrate chip (cowos) ha un chip di elaborazione vicino al limite della fotomaschera (858 millimetri quadrati, 26 mm x 33 mm).

ma questo chip è ancora minuscolo rispetto a quello che tsmc sta preparando per il 2027. perché, come accennato in precedenza, tsmc prevede che le sue soluzioni utilizzino substrati fino a 120x120 mm.

nel panorama del packaging di tsmc, i circuiti integrati 3d giocheranno senza dubbio un ruolo importante.

sempre al seminario sulla tecnologia di quest'anno, tsmc ha delineato una tabella di marcia che ridurrà la tecnologia dall'attuale bump pitch di 9 μm fino a 3 μm entro il 2027, impilando insieme le combinazioni di chip a16 e n2.

secondo i rapporti, la tecnologia 3d stacked system on integrated chip (soic) di tsmc è l’implementazione di tsmc del bonding ibrido dei wafer. il bonding ibrido consente di impilare due dispositivi logici avanzati direttamente uno sopra l'altro, consentendo connessioni ultra-dense (e ultracorti) tra i due chip, mirate principalmente a parti ad alte prestazioni. attualmente, soic-x (bumpless) viene utilizzato in applicazioni specifiche come la tecnologia v-cache 3d della cpu di amd e la serie di prodotti ai instinct mi300. sebbene l’adozione sia in crescita, la tecnologia della generazione attuale è limitata dalle dimensioni dei chip e dalla spaziatura delle interconnessioni.

ma se tutto andrà secondo i piani di tsmc, queste restrizioni dovrebbero presto scomparire. soic - coppia. i chip saranno a loro volta collegati utilizzando un passo di bonding di 3μm attraverso vie di silicio (tsv), tre volte la densità dell'attuale passo di 9μm. interconnessioni così piccole consentiranno un numero complessivo di connessioni maggiore, aumentando notevolmente la densità di larghezza di banda (e quindi le prestazioni) del chip assemblato.

oltre a sviluppare la tecnologia di packaging soic-x bumpless per dispositivi che richiedono prestazioni estremamente elevate, tsmc lancerà nel prossimo futuro anche un processo di packaging soic-p bumpless. soic-p è progettato per applicazioni più economiche e a prestazioni inferiori che richiedono comunque lo stacking 3d ma non richiedono le prestazioni aggiuntive e la complessità delle connessioni tsv bumpless rame-rame. questa tecnologia di packaging consentirà a una gamma più ampia di aziende di trarre vantaggio dai soic e, sebbene tsmc non possa parlare a nome dei piani dei suoi clienti, versioni più economiche della tecnologia potrebbero renderla adatta ad applicazioni consumer più attente ai costi.

secondo i piani attuali di tsmc, entro il 2025, l'azienda offrirà la tecnologia soic-p bumped front-to-back (f2b) in grado di combinare chip superiori n3 (3 nm) con dimensione della maschera 0,2 con n4 (4 nm). i chip inferiori sono accoppiati e collegati utilizzando microbump con passo di 25μm. nel 2027, tsmc lancerà la tecnologia soic-p bump front-to-back (f2f), che può posizionare un chip n2 superiore su un chip n3 inferiore con un passo di 16μm.

c'è ancora molto lavoro da fare per rendere i soic più popolari e accessibili tra gli sviluppatori di chip, compreso il continuo miglioramento delle loro interfacce chip-to-chip. ma tsmc sembra essere molto ottimista riguardo all’adozione dei soic da parte del settore e prevede di rilasciare circa 30 progetti soic entro il 2026-2027.

i media taiwanesi trendforce hanno citato jun he, vicepresidente della tecnologia e dei servizi di packaging avanzati di tsmc, in un precedente discorso al semicon taiwan. tsmc ritiene che l'ic 3d sia il metodo chiave per integrare la memoria dei chip ai e i chip logici. he jun ha anche sottolineato che si prevede che il mercato globale dei semiconduttori diventerà un’industria da trilioni di dollari nel 2030, di cui hpc e intelligenza artificiale saranno le principali forze trainanti, rappresentando il 40%. ciò rende anche i chip ai una forza trainante chiave per i circuiti integrati 3d confezione.

he jun ha affermato che il motivo per cui i clienti scelgono di utilizzare piattaforme ic 3d per la progettazione multi-chip e la produzione di chip ai è legato al costo inferiore e al ridotto onere di conversione del progetto.

he jun ha spiegato che convertendo il design tradizionale soc+hbm in chiplet e architettura hbm, il nuovo chip logico sarà l'unico componente che dovrà essere progettato da zero, mentre altri componenti come i/o e soc potranno utilizzare le tecnologie di processo esistenti . questo approccio può ridurre i costi di produzione in volume fino al 76%. ha osservato che mentre la nuova architettura può aumentare i costi di produzione del 2%, il costo totale di proprietà (tco) migliora del 22% grazie a questi guadagni di efficienza.

tuttavia, i circuiti integrati 3d devono ancora affrontare sfide, soprattutto in termini di miglioramento delle prestazioni. he jun ha sottolineato che la chiave per migliorare la capacità di produzione dei circuiti integrati 3d risiede nella dimensione del chip e nella complessità del processo. per quanto riguarda le dimensioni dei chip, i chip più grandi possono ospitare più chip, migliorando così le prestazioni. tuttavia, ciò aumenta anche la complessità del processo, potenzialmente triplicandone la difficoltà. inoltre, esistono rischi associati al disallineamento, alla rottura e al guasto del truciolo durante l'estrazione.

per affrontare queste sfide legate ai rischi, he jun ha identificato tre fattori chiave: automazione e standardizzazione degli strumenti, controllo e qualità dei processi e supporto della piattaforma di produzione 3dfabric.

per l’automazione e la standardizzazione degli strumenti, le capacità differenziate di tsmc con i suoi fornitori di strumenti sono fondamentali. attualmente tsmc conta 64 fornitori e ha la capacità di assumere una posizione di leadership nel campo degli strumenti avanzati per l'imballaggio. in termini di controllo di processo e qualità, tsmc utilizza strumenti pnp ad alta risoluzione e controllo di qualità basato sull'intelligenza artificiale per garantire una gestione della qualità completa e solida. infine, utilizza la piattaforma di produzione 3dfabric per integrare 1.500 materiali nella catena di fornitura per ottenere l'ottimizzazione.

packaging optoelettronico, il prossimo obiettivo di tsmc

oltre allo sviluppo vigoroso degli imballaggi elettrici tradizionali, anche la luce è diventata un punto focale di tsmc.

al seminario tecnico di quest’anno, tsmc ha anche rivelato la sua strategia “3d optical engine”, che mira a integrare interconnessioni ottiche velocissime nei progetti dei suoi clienti. con l’aumento della richiesta di larghezza di banda, il filo di rame semplicemente non riesce a tenere il passo con le esigenze dei data center all’avanguardia e dei carichi di lavoro hpc. i collegamenti ottici che sfruttano la fotonica del silicio integrata forniscono un throughput più elevato e un consumo energetico inferiore.

tsmc ha affermato che la società sta sviluppando la tecnologia compact universal photonic engine (coup: compact universal photonic engine) per supportare la crescita esplosiva nella trasmissione dei dati determinata dal boom dell'intelligenza artificiale. coupe utilizza la tecnologia di impilamento dei chip soic-x per impilare chip elettronici sopra chip fotonici, fornendo l'impedenza più bassa sull'interfaccia inter-chip ed essendo più efficiente dal punto di vista energetico rispetto ai metodi di impilamento tradizionali. tsmc prevede di ottenere la certificazione coupe come dispositivo collegabile con fattore di forma ridotto nel 2025, per poi integrarlo nel pacchetto cowos come ottica co-confezionata (cpo) nel 2026, portando la connettività ottica direttamente nel pacchetto.

utilizzando la tecnologia avanzata di impilamento 3d, tsmc assembla insieme dispositivi elettronici e fotonici. la prima generazione si collegava a una porta in fibra ottica standard a 1,6 tbps, il doppio della velocità dell'attuale ethernet di fascia alta. il prodotto di seconda generazione aumenta la velocità a 6,4 tbps integrando coupe con il processore nel pacchetto cowos di tsmc. il culmine del piano d'azione è il design cowos "coupe interposer" con una sorprendente larghezza di banda in fibra di 12,8 tbps.

per quanto riguarda la tecnologia fotonica del silicio di tsmc, sebbene la società abbia annunciato i suoi piani solo di recente. ma secondo quanto riportato dai media taiwanesi, in realtà avevano dei piani per questo molto presto.

i media taiwanesi hanno affermato che, utilizzando il database dei brevetti incopat per cercare lo stato attuale della tecnologia dei brevetti ottici di co-packaging cpo, hanno scoperto che tsmc ha già lanciato un layout in questo campo tecnologico ed è attualmente uno dei principali titolari di brevetti in questo campo. ad esempio, già nel 2013, tsmc ha depositato il brevetto us9423578b2, che proponeva di utilizzare segnali ottici invece di segnali elettrici per la trasmissione dei dati per risolvere il problema che i segnali elettrici utilizzati in vari tipi di circuiti integrati sono soggetti anche a maggiori ritardi causati da capacità, induttanza o resistenza nell'influenza dell'ic. poiché questa tecnologia è stata proposta in precedenza, è diventata un precedente per molti altri brevetti.

all’inizio di questo mese, tsmc ha anche partecipato alla creazione di un’alleanza per la fotonica del silicio, ponendo solide basi per la divulgazione di questa tecnologia.

xu guojin, vice direttore generale di tsmc, ha menzionato nel suo discorso in occasione della costituzione dell'alleanza che l'intera industria dei semiconduttori ha vissuto 60 o 70 anni di sviluppo, dalla progettazione di diversi componenti si è gradualmente concentrata sullo sviluppo e sull'applicazione di cmos. (semiconduttore di ossido di metallo complementare), che è anche il nucleo del silicio. la tecnologia di processo utilizzata dalla fotonica integra fotoni ed elettronica. ha sottolineato che quando cmos diventerà la corrente principale delle applicazioni commerciali, lo sviluppo industriale diventerà più chiaro in termini di progettazione del prodotto, ricerca e sviluppo e la divisione del lavoro tra monte e valle diventerà più chiara. in particolare, il risparmio energetico sarà eccezionale vantaggio.

xu guojin ritiene che attualmente i componenti ottici e i componenti fotonici in silicio siano ancora nelle loro fasi iniziali di fioritura con i massicci requisiti di elaborazione e trasmissione dei dati nell'era dell'intelligenza artificiale, il consumo di energia è diventato una questione importante e l'introduzione di componenti fotonici in silicio. è diventata una tendenza importante nei data center.

dai rapporti di cui sopra possiamo anche vedere che questo gigante del front-end è diventato un meritato gigante nel campo del packaging.

collegamento di riferimento

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- prodotto con-a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package