notícias

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Relatório do coração da máquina

Editor: Zenan, Xiaozhou

Crie milhões de conexões em um milímetro quadrado de silício.

De nanômetros a angstroms, os fabricantes de chips estão fazendo o possível para diminuir o tamanho dos circuitos. Mas para a nossa crescente necessidade de poder computacional, uma tecnologia que envolva dimensões maiores (centenas ou milhares de nanómetros) poderá ser igualmente importante nos próximos cinco anos.

A tecnologia, chamada ligação híbrida direta, empilha dois ou mais chips no mesmo pacote para construir os chamados chips 3D. Embora a taxa de encolhimento dos transistores esteja diminuindo devido ao colapso gradual da Lei de Moore, os fabricantes de chips ainda podem aumentar o número de transistores nos processadores e na memória de outras maneiras.

Em maio, na Conferência IEEE de Componentes Eletrônicos e Tecnologia (ECTC) em Denver, grupos de pesquisa de todo o mundo revelaram várias melhorias arduamente conquistadas na tecnologia, algumas das quais mostraram que as conexões entre chips empilhados 3D poderiam atingir níveis recordes: cerca de. 7 milhões de conexões por milímetro quadrado de silício.

Todas essas conexões são necessárias devido aos novos avanços na tecnologia de semicondutores, informou Yi Shi da Intel no ECTC. A Lei de Moore é agora regida por um conceito chamado System Technology Co-Optimization (STCO), onde as funções de um chip (como cache, entrada/saída e lógica) são fabricadas separadamente usando processos de última geração. Esses subsistemas podem então ser montados usando ligação híbrida e outras técnicas avançadas de empacotamento para fazê-los se comportar como uma única peça de silício. Mas isso só é possível se houver conexões de alta densidade que possam transportar dados entre peças individuais de silício com pouca latência ou consumo de energia.

A ligação híbrida proporciona a maior densidade de conexões verticais entre todas as tecnologias avançadas de embalagem. Portanto, é a área que mais cresce na indústria de embalagens avançadas, e Gabriella Pereira, analista de tecnologia e mercado do Yole Group, disse que o tamanho do mercado nesta direção mais que triplicará para US$ 38 bilhões até 2029. Espera-se que as obrigações híbridas representem cerca de metade do mercado até então.

Na ligação híbrida, almofadas de cobre são construídas na superfície superior de cada chip. O cobre é cercado por uma camada isolante (geralmente óxido de silício), e a própria almofada é ligeiramente embutida na superfície da camada isolante. Depois de modificar quimicamente o óxido, os dois chips são pressionados um contra o outro, face a face, de modo que as almofadas de cada recesso fiquem alinhadas. O sanduíche é então aquecido lentamente, fazendo com que o cobre se expanda na abertura e se funda, conectando os dois chips.

1. A ligação híbrida começa com dois wafers ou um chip e um wafer voltados um para o outro. As superfícies de contato são cobertas com uma camada isolante de óxido e almofadas de cobre levemente recuadas que se conectam às camadas de interconexão do chip.

2. Pressione os wafers para formar ligações iniciais entre os óxidos.

3. Os wafers empilhados são então aquecidos lentamente para fazer com que os óxidos se conectem firmemente e o cobre se expanda para formar conexões elétricas.

a. Para formar uma ligação mais forte, os engenheiros precisam achatar os últimos nanômetros do óxido. Mesmo pequenas protuberâncias ou empenamentos podem interromper conexões densas.

b. O cobre deve estar recuado da superfície do óxido na medida certa. Muito e a conexão não se formará, muito pouco e separará o wafer. Os pesquisadores estão estudando como controlar o cobre até o nível das camadas atômicas individuais.

c. A conexão inicial entre os wafers é uma ligação de hidrogênio fraca. Após o recozimento, a conexão torna-se uma forte ligação covalente. Os pesquisadores esperam que o uso de um tipo diferente de superfície, como o carbonitreto de silício, forneça mais locais para a formação de ligações químicas, resultando em uma conexão mais forte entre os wafers.

d. A etapa final da ligação híbrida pode levar horas e requer altas temperaturas. Os pesquisadores esperam diminuir a temperatura e diminuir o tempo do processo.

e. Embora o cobre nas duas pastilhas seja pressionado um contra o outro para formar uma conexão elétrica, os limites dos grãos do metal normalmente não cruzam de um lado para o outro. Os pesquisadores estão tentando formar grandes partículas de cobre monocristalino nas fronteiras para melhorar a condutividade e a estabilidade.

A ligação híbrida pode conectar um único chip de um tamanho a um wafer preenchido com chips de tamanho maior ou pode unir dois wafers inteiros do mesmo tamanho. É claro que o último processo é mais maduro que o anterior, em parte devido ao seu uso em chips de câmeras. Por exemplo, engenheiros da organização europeia de pesquisa em microeletrônica Imec criaram algumas das ligações wafer a wafer mais densas já produzidas, com distâncias (ou passos) de ligação de apenas 400 nanômetros. Mas a Imec alcançou apenas um passo de ligação chip-wafer de 2 mícrons.

Esta é uma grande melhoria em relação aos chips 3D avançados em produção atualmente (o passo da conexão é de cerca de 9 mícrons). E é um salto maior do que a geração anterior de tecnologia: “micro-impactos” de solda, com espaçamento de dezenas de mícrons.

"Depois que o equipamento estiver disponível, será mais fácil alinhar wafers com wafers do que alinhar chips com wafers. A maioria dos processos microeletrônicos são realizados em todo o wafer", disse Jean-Charles, chefe de integração e ciência de embalagem do instituto de pesquisa francês CEA Leti. Souriau. Mas a tecnologia chip-to-wafer (ou chip-to-wafer) pode brilhar em processadores de ponta, como os da AMD, que usa a nova tecnologia para montar os núcleos de computação e caches em suas CPUs avançadas e aceleradores de IA.

Para aumentar cada vez mais o espaçamento em ambos os casos, os pesquisadores se concentraram em tornar as superfícies mais planas, permitindo que os wafers colados se unissem melhor e reduzindo o tempo e a complexidade geral do processo. Fazer isso da maneira certa pode revolucionar a forma como os chips são projetados.

Uau, reduza o espaçamento

A pesquisa recente de wafer-on-wafer (WoW) alcançou os limites mais rígidos - cerca de 360 ​​​​nanômetros a 500 nanômetros - e trata-se de colocar muito esforço em uma coisa: planicidade. Para unir dois wafers com precisão de 100 nanômetros, todo o wafer deve ser quase completamente plano. Se estiver ligeiramente dobrado ou torcido, a peça inteira não se conectará.

Planarizar o wafer requer um processo chamado planarização químico-mecânica (CMP). É fundamental para a fabricação de chips, especialmente para a produção das camadas de interconexão acima dos transistores.

“O CMP é um parâmetro crítico na ligação híbrida que devemos controlar”, disse Souriau. Os resultados apresentados no ECTC mostram que o CMP é levado a outro nível, não apenas planarizando todo o wafer, mas também reduzindo a redondeza da camada isolante entre as almofadas de cobre ao nível nanométrico para garantir melhores conexões.

Outros pesquisadores estão trabalhando para garantir que essas partes planas possam ser unidas com firmeza suficiente. Eles tentaram usar diferentes materiais de superfície, como carbonitreto de silício em vez de óxido de silício, e usaram diferentes protocolos para ativar quimicamente a superfície. Inicialmente, quando os wafers ou chips são pressionados uns contra os outros, eles são mantidos juntos por ligações de hidrogênio relativamente fracas, e a preocupação é se eles permanecerão no lugar durante as próximas etapas de processamento. Depois de conectados, o wafer e o chip são aquecidos lentamente, um processo denominado recozimento, projetado para formar ligações químicas mais fortes. O quão fortes são estes laços – e até mesmo como os descobrir – é o tema de grande parte da investigação apresentada no ECTC.

A força final da ligação vem em parte das conexões de cobre. A etapa de recozimento faz com que o cobre se expanda nas lacunas, formando pontes condutoras. Seung Ho Hahn da Samsung explica que controlar o tamanho da lacuna é fundamental. Expanda muito pouco e o cobre não se fundirá, expanda muito e o wafer será separado. É uma questão de nanoescala, e Hahn relata o trabalho em um novo processo químico que ele espera conseguirá conseguir isso gravando uma camada atômica de cobre de cada vez.

A qualidade da conexão também é importante. O metal nas interconexões do chip não é um único cristal; em vez disso, é composto de muitos grãos orientados em direções diferentes; Mesmo após a expansão do cobre, os limites dos grãos do metal normalmente não se estendem de um lado ao outro. Este cruzamento deverá reduzir a resistência da ligação e aumentar a sua fiabilidade. Pesquisadores da Universidade de Tohoku, no Japão, relatam um novo esquema metalúrgico que poderia, em última análise, produzir grandes cristais únicos de cobre que ultrapassam fronteiras. “Esta é uma grande mudança”, disse Takafumi Fukushima, professor associado da Universidade Tohoku, no Japão. "Agora estamos analisando as razões por trás disso."

Outras experiências discutidas no ECTC centraram-se na simplificação do processo de colagem. Alguns tentam diminuir a temperatura de recozimento necessária para formar ligações (geralmente em torno de 300 °C) para minimizar o risco de danos ao chip devido ao aquecimento prolongado. Pesquisadores da Applied Materials descrevem avanços em um método que pode reduzir significativamente o tempo necessário para o recozimento – de horas para apenas 5 minutos.

Excelente Vaca

A Imec usa gravação a plasma para cortar os cavacos e dar-lhes cantos chanfrados. Esta tecnologia elimina o estresse mecânico que pode interferir na colagem.

Atualmente, a ligação híbrida chip-on-wafer (CoW) é mais útil para fabricantes de CPUs e GPUs avançadas: permite que os fabricantes de chips empilhem chips de tamanhos diferentes e liguem cada chip antes de ligá-lo a outro. não causar problemas. Afinal, uma peça defeituosa pode condenar uma CPU inteira e cara.

Mas o CoW tem todas as dificuldades do WoW, com menos opções para mitigá-las. Por exemplo, o CMP foi projetado para nivelar wafers, não chips individuais. Uma vez que a matriz é cortada do wafer de origem e testada, menos pode ser feito para melhorar sua prontidão de ligação.

No entanto, pesquisadores da Intel relataram ligação híbrida CoW com passo de 3 μm e, como mencionado acima, uma equipe da Imec alcançou com sucesso passo de 2 μm, principalmente tornando as matrizes transferidas muito planas enquanto ainda estavam presas aos wafers e mantendo-as limpas durante todo o processo .

Ambas as equipes usaram gravação a plasma para cortar os cavacos, em vez do método comum de serragem (lâmina). Ao contrário da serragem, a gravação a plasma não causa lascas nas bordas, criando detritos que podem interferir na conexão. Também permitiu que a equipe do Imec modelasse o chip, criando cantos chanfrados para aliviar tensões mecânicas que poderiam danificar as conexões.

A ligação híbrida CoW é crítica para o futuro da memória de alta largura de banda (HBM), de acordo com vários investigadores do ECTC. O HBM é uma pilha de matrizes DRAM no topo do chip lógico de controle (atualmente com 8 a 12 matrizes de altura). O HBM costuma ser colocado no mesmo pacote que GPUs de última geração e é fundamental para processar os enormes dados necessários para executar grandes modelos de linguagem, como ChatGPT. Hoje, as matrizes da HBM são empilhadas usando a tecnologia microbump, de modo que há pequenas bolas de solda cercadas por cargas orgânicas entre cada camada.

Mas à medida que a IA aumenta ainda mais a demanda por memória, os fabricantes de DRAM esperam empilhar 20 ou mais camadas em chips HBM. O volume ocupado pelos micro-saliências significa que essas pilhas podem rapidamente se tornar altas demais para caber corretamente no pacote da GPU. A ligação híbrida reduz a altura do HBM e facilita a remoção do excesso de calor da embalagem porque a resistência térmica entre as camadas será menor.

Na ECTC, os engenheiros da Samsung demonstraram que a ligação híbrida pode produzir uma pilha HBM de 16 camadas. “Acho que pilhas de mais de 20 camadas podem ser feitas usando esta tecnologia”, disse Hyeonmin Lee, engenheiro sênior da Samsung. Outras novas tecnologias CoW também estão ajudando a trazer ligação híbrida para memórias de alta largura de banda.

Souriau disse que os pesquisadores do CEA Leti estão explorando a chamada tecnologia de autoalinhamento. Isto ajudará a garantir uma boa conexão CoW usando apenas processos químicos. Algumas partes de cada superfície se tornarão hidrofóbicas, enquanto outras partes se tornarão hidrofílicas, fazendo com que a superfície deslize automaticamente para o lugar.

No ECTC, pesquisadores da Northeastern University e da Yamaha Robotics relataram trabalho em um esquema semelhante, usando a tensão superficial da água para alinhar almofadas de 5 μm em chips DRAM experimentais com precisão superior a 50 nm.

Limite superior de ligação mista

Os pesquisadores quase certamente continuarão a reduzir o espaçamento das conexões híbridas. Han-Jong Chia, gerente de projetos de sistemas de pathfinding da TSMC, disse: “O pitch WoW de 200 nm não é apenas possível, mas também ideal”. A Intel planeja atingir o mesmo objetivo até o final deste ano. Essa tecnologia coloca as interconexões de fornecimento de energia do chip abaixo da superfície do silício, em vez de acima dela.

Os pesquisadores da TSMC calcularam que, ao excluir esses conduítes de energia, a camada superior poderia se conectar melhor a placas de ligação híbridas menores. A transmissão alimentada pela parte traseira usando almofadas ligadas de 200 nm reduzirá tanto a capacitância da conexão 3D que a eficiência energética e as medições de velocidade do sinal serão 8 vezes melhores do que o que pode ser alcançado usando almofadas ligadas de 400 nm.

A ligação híbrida chip-on-wafer é mais útil do que a ligação wafer-on-wafer porque pode colocar um molde de tamanho único em um wafer de molde maior. No entanto, a densidade de conexão alcançável é menor do que com a ligação de wafer on-wafer.

Chia disse que em algum momento no futuro, se o passo de ligação diminuir ainda mais, os blocos de circuito “dobráveis” podem se tornar práticos. Algumas das conexões agora longas dentro do bloco podem usar atalhos verticais, acelerando assim a computação e reduzindo o consumo de energia.

Além disso, a ligação híbrida pode não estar limitada ao silício. “Há muito progresso hoje com silício em wafers de silício, mas também estamos olhando para ligações híbridas entre nitreto de gálio e wafers de silício e wafers de vidro… tudo é possível”, disse Souriau do CEA Leti. Eles até propuseram ligação híbrida para computação quântica. chips, que envolve alinhar e unir nióbio supercondutor em vez de cobre.

Conteúdo de referência: https://spectrum.ieee.org/hybrid-bonding Retorne ao Sohu para ver mais