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マシンハートレポート

編集者: ゼナン、シャオジョウ

平方ミリメートルのシリコン上に何百万もの接続を作成します。

チップメーカーは、ナノメートルからオングストロームまで、回路のサイズを縮小するために最善を尽くしています。しかし、コンピューティング能力に対するニーズが高まる中、より大きな寸法（数百ナノメートルまたは数千ナノメートル）を伴うテクノロジーも、今後 5 年間で同様に重要になる可能性があります。

ダイレクト ハイブリッド ボンディングと呼ばれるこの技術は、同じパッケージ内に 2 つ以上のチップを積み重ねて、いわゆる 3D チップを構築します。ムーアの法則が徐々に崩壊しているため、トランジスタの縮小速度は遅くなっているものの、チップメーカーは別の方法でプロセッサやメモリのトランジスタ数を増やすことができます。

5 月にデンバーで開催された IEEE 電子部品および技術会議 (ECTC) では、世界中の研究グループがこの技術に対する苦労の末に得たさまざまな改良点を発表し、その中には 3D 積層チップ間の接続が記録的なレベルに達する可能性があることが示されました。シリコン 1 平方ミリメートルあたり 700 万の接続。

IntelのYi Shi氏はECTCで、半導体技術の新たな進歩により、これらの接続はすべて必要になったと報告した。ムーアの法則は現在、システム技術協調最適化 (STCO) と呼ばれる概念によって管理されており、チップの機能 (キャッシュ、入出力、ロジックなど) は最先端のプロセスを使用して個別に製造されます。これらのサブシステムは、ハイブリッド ボンディングやその他の高度なパッケージング技術を使用して組み立てられ、単一のシリコンのように動作します。しかし、これは、遅延やエネルギー消費をほとんど伴わずにシリコンの個々の部分間でデータを伝送できる高密度の接続がある場合にのみ可能です。

ハイブリッド ボンディングは、すべての高度なパッケージング技術の中で最高密度の垂直接続を実現します。したがって、この分野は高度なパッケージング業界で最も急速に成長している分野であり、Yole Groupの技術および市場アナリストであるガブリエラ・ペレイラ氏は、この分野の市場規模は2029年までに3倍以上の380億米ドルになるだろうと述べています。それまでにハイブリッドボンディングが市場の約半分を占めると予想される。

ハイブリッド ボンディングでは、各チップの上面に銅パッドが構築されます。銅は絶縁層 (通常は酸化シリコン) で囲まれており、パッド自体は絶縁層の表面にわずかに埋め込まれています。酸化物を化学的に修飾した後、各凹部のパッドの位置が揃うように、2 つのチップを向かい合わせに押し付けます。次にサンドイッチをゆっくりと加熱すると、銅が隙間に膨張して融合し、2 つのチップが接続されます。

1. ハイブリッド ボンディングは、2 枚のウェーハ、または 1 つのチップと 1 枚のウェーハを向かい合わせた状態で開始します。合わせ面は酸化絶縁層と、チップの相互接続層に接続するわずかに凹んだ銅パッドで覆われています。

2. ウェーハを一緒に押し付けて、酸化物間に初期結合を形成します。

3. 次に、積み重ねられたウェーハをゆっくりと加熱して、酸化物をしっかりと接続し、銅を膨張させて電気接続を形成します。

a. より強力な結合を形成するには、エンジニアは酸化物の最後の数ナノメートルを平らにする必要があります。わずかな膨らみや歪みでも、密な接続が損なわれる可能性があります。

b. 銅は酸化物表面から適切な程度まで凹まなければなりません。多すぎると接続が形成されず、少なすぎるとウェーハが離れてしまいます。研究者たちは、銅を個々の原子層のレベルまで制御する方法を研究しています。

c. ウェーハ間の最初の接続は弱い水素結合です。アニーリング後、接続は強力な共有結合になります。研究者らは、炭窒化シリコンなどの異なるタイプの表面を使用すると、化学結合が形成される場所が増え、その結果、ウェーハ間の接続が強化されると予想しています。

d. ハイブリッド結合の最終ステップには数時間かかる場合があり、高温が必要です。研究者らは、温度を下げてプロセス時間を短縮したいと考えている。

e. 2 つのウェーハ上の銅は互いに押し付けられて電気接続が形成されますが、通常、金属の粒界は一方の側からもう一方の側に交差しません。研究者らは、導電性と安定性を向上させるために、境界に大きな単結晶銅粒子を形成しようとしている。

ハイブリッド ボンディングでは、あるサイズの単一チップを、より大きなサイズのチップが詰まったウェハに接続することも、同じサイズの 2 つのウェハ全体を結合することもできます。もちろん、後者のプロセスは、カメラ チップで使用されているという理由もあって、前者よりも成熟しています。たとえば、欧州のマイクロエレクトロニクス研究組織 Imec のエンジニアは、わずか 400 ナノメートルの接合距離 (またはピッチ) で、これまでに製造された中で最も高密度のウェーハ間接合を作成しました。しかし、Imec が達成したチップとウェーハの接合ピッチはわずか 2 ミクロンです。

これは、現在生産されている高度な 3D チップ (接続ピッチは約 9 ミクロン) に比べて大幅な改善です。そしてそれは、数十ミクロンの間隔を持つはんだの「マイクロバンプ」という前世代の技術よりも大きな進歩です。

「装置が利用可能になった後は、チップとウェーハを位置合わせするよりも、ウェーハとウェーハを位置合わせする方が簡単です。ほとんどのマイクロエレクトロニクスプロセスはウェーハ全体で実行されます」とフランスの研究機関CEAの集積・パッケージング科学責任者、ジャン・シャルル氏は述べた。スリオ。しかし、チップツーウェーハ（またはチップツーウェーハ）テクノロジーは、AMD のプロセッサなどのハイエンド プロセッサで威力を発揮します。AMD は、新しいテクノロジーを使用して、自社の高度な CPU および AI アクセラレータのコンピューティング コアとキャッシュを組み立てます。

どちらの場合も間隔を近づけるために、研究者らは表面をより平坦にし、接合されたウェーハの密着性を高め、全体のプロセス時間と複雑さを軽減することに焦点を当てました。これを正しく実現できれば、チップの設計方法に革命が起こる可能性があります。

うわー、間隔を狭めてください

最近のウェハー・オン・ウェハー (WoW) 研究では、最も狭いピッチ (約 360 ナノメートルから 500 ナノメートル) が達成されており、平坦性という 1 つのことに多くの努力が注がれています。 2 枚のウェーハを 100 ナノメートルの精度で接合するには、ウェーハ全体がほぼ完全に平らでなければなりません。少しでも曲がったりねじれたりすると、全体がつながりません。

ウェーハを平坦化するには、化学機械平坦化 (CMP) と呼ばれるプロセスが必要です。これはチップ製造、特にトランジスタ上の相互接続層の製造にとって重要です。

「CMP はハイブリッド ボンディングにおける重要なパラメータであり、管理する必要があります」と Souriau 氏は述べています。 ECTCで発表された結果は、CMPが新たなレベルに引き上げられ、ウェハ全体を平坦化するだけでなく、銅パッド間の絶縁層の真円度をナノメートルレベルまで低減して、より良好な接続を確保できることを示しています。

他の研究者は、これらの平らな部品を十分にしっかりと接着できるようにするために取り組んでいます。彼らは、酸化シリコンの代わりに炭窒化シリコンなど、さまざまな表面材料を使用することを試み、表面を化学的に活性化するためにさまざまなプロトコルを使用しました。最初にウェハまたはチップが一緒に押し付けられるとき、それらは比較的弱い水素結合によって一緒に保持されるため、その後の処理ステップ中にそれらが所定の位置に留まるかどうかが懸念されます。接続後、ウェハとチップはゆっくりと加熱されます。これはアニーリングと呼ばれるプロセスであり、より強力な化学結合を形成するように設計されています。これらの絆がどれだけ強いか、そしてそれをどのように解明するかは、ECTC で発表される研究の多くのテーマです。

最終的な接着強度は銅の接続によってもたらされます。アニーリングステップにより、ギャップで銅が膨張し、導電性ブリッジが形成されます。サムスンのスン・ホー・ハーン氏は、ギャップの大きさをコントロールすることが鍵だと説明する。膨張が小さすぎると銅は溶融せず、膨張が多すぎるとウェーハが押し広げられます。これはナノスケールの問題であり、ハーン氏は新しい化学プロセスに関する研究について報告しており、一度に銅の原子層を 1 層ずつエッチングすることでこれを達成したいと考えている。

接続の品質も重要です。チップ相互接続内の金属は単結晶ではなく、異なる方向に配向した多くの粒子で構成されています。銅が膨張した後でも、通常、金属の粒界は一方の側からもう一方の側まで広がりません。この交差によって接続の抵抗が減少し、信頼性が向上します。日本の東北大学の研究者らは、最終的に境界をまたがる大きな銅の単結晶を製造できる新しい冶金スキームを報告した。 「これは大きな変化だ」と日本の東北大学准教授の福島隆文氏は言う。 「現在、その背後にある理由を分析中です。」

ECTC で議論された他の実験は、接合プロセスの簡素化に焦点を当てていました。長時間の加熱によるチップの損傷のリスクを最小限に抑えるために、結合の形成に必要なアニーリング温度 (通常は約 300 °C) を下げようとする人もいます。アプライド マテリアルズの研究者らは、アニーリングに必要な時間を数時間からわずか 5 分に大幅に短縮できる方法の進歩について説明しています。

優れたCoW

imec はプラズマ エッチングを使用してチップを切断し、角を面取りします。この技術により、接合を妨げる可能性のある機械的ストレスが排除されます。

現在、チップ オン ウェーハ (CoW) ハイブリッド ボンディングは、高度な CPU および GPU のメーカーにとってより便利です。これにより、チップ メーカーは、異なるサイズのチップレットをスタックし、各チップをボンディングする前に、チップをボンディングすることができるかどうかをテストできます。問題を引き起こすことはありません。結局のところ、1 つの欠陥部品が高価な CPU 全体を破滅させる可能性があります。

しかし、CoW には WoW のすべての困難があり、それらを軽減する選択肢は限られています。たとえば、CMP は個々のチップではなく、ウェーハを平坦化するように設計されています。ダイがソースウェーハから切り出され、テストされると、ボンディングの準備を改善するためにできることはほとんどありません。

それにもかかわらず、インテルの研究者は 3 μm ピッチの CoW ハイブリッド ボンディングを報告し、前述したように、Imec のチームは主に、ウェハがまだ取り付けられている間に転写されたダイを非常に平坦にし、プロセス全体を通してきれいに保つことによって、2 μm ピッチの達成に成功しました。 。

両チームとも、一般的なソーイング方法 (ブレード) ではなく、プラズマ エッチングを使用してチップを切断しました。ソーイングとは異なり、プラズマ エッチングではエッジが欠けて、接続を妨げる可能性のある破片が発生することはありません。また、Imec チームはチップの形状を整え、接続に損傷を与える可能性のある機械的ストレスを軽減するために面取りされた角を作成することもできました。

数人の ECTC 研究者によると、CoW ハイブリッド ボンディングは高帯域幅メモリ (HBM) の将来にとって重要です。 HBM は、制御ロジック チップ上の DRAM ダイ スタックです (現在、ダイの高さは 8 ～ 12 個)。 HBM はハイエンド GPU と同じパッケージに配置されることが多く、ChatGPT などの大規模な言語モデルを実行するために必要な大量のデータを処理するために重要です。現在、HBM ダイはマイクロバンプ技術を使用して積層されているため、各層の間には有機フィラーに囲まれた小さなはんだボールが存在します。

しかし、AI によりメモリ需要がさらに増大する中、DRAM メーカーは HBM チップに 20 層以上を積層したいと考えています。マイクロバンプによって占有される体積は、これらのスタックがすぐに高くなりすぎて GPU パッケージに適切に収まらなくなる可能性があることを意味します。ハイブリッド ボンディングにより HBM の高さが低くなり、層間の熱抵抗が小さくなるため、パッケージから余分な熱を除去しやすくなります。

ECTC では、Samsung のエンジニアが、ハイブリッド ボンディングによって 16 層の HBM スタックを製造できることを実証しました。 「この技術を使用すれば、20 層以上のスタックを作成できると思います」とサムスンのシニア エンジニア、Hyeonmin Lee 氏は述べています。

スリオ氏は、CEA Leti の研究者がいわゆる自己調整技術を研究していると述べた。これは、化学プロセスのみを使用して良好な CoW 接続を確保するのに役立ちます。各表面の一部の部分は疎水性になり、他の部分は親水性になり、表面が自動的に所定の位置に滑り込みます。

ECTCでは、ノースイースタン大学とヤマハロボティクスの研究者が、水の表面張力を利用して実験用DRAMチップ上の5μmパッドを50nm以上の精度で位置合わせする同様のスキームの研究を報告した。

混合結合の上限

研究者はほぼ確実に、ハイブリッド結合接続の間隔を縮小し続けるでしょう。 TSMCのパスファインディング・システム・プロジェクト・マネージャーのHan-Jong Chia氏は、「200nmのWoWピッチは可能であるだけでなく、理想的でもある。TSMCは2年以内にバックサイド・パワー・デリバリーと呼ばれる技術を発売する予定だ」と述べた。インテルは今年末までに同じ目標を達成する予定だ。この技術は、チップの電力供給相互接続をシリコン表面の上ではなく下に配置します。

TSMC の研究者は、これらの電力導管を除外することで、最上層がより小さなハイブリッド ボンディング パッドに適切に接続できると計算しました。 200 nm ボンディング パッドを使用した裏面給電伝送は 3D 接続の静電容量を大幅に低減するため、エネルギー効率と信号速度の測定は 400 nm ボンディング パッドを使用して達成できるものよりも 8 倍優れています。

チップオンウェーハハイブリッドボンディングは、1つのサイズのダイをより大きなダイウェーハ上に配置できるため、ウェーハオンウェーハボンディングよりも有用です。ただし、達成可能な接続密度は、オンウェーハウェーハボンディングよりも低くなります。

Chia氏は、将来のある時点でボンディングピッチがさらに縮小すれば、「折り畳む」回路ブロックが実用化される可能性があると述べた。ブロック内の長くなった接続の一部は垂直方向のショートカットを実行できるため、計算が高速化され、消費電力が削減されます。

また、ハイブリッド接合はシリコンに限定されない可能性がある。 「現在、シリコン・オン・シリコン・ウェーハでは多くの進歩が見られますが、窒化ガリウムとシリコン・ウェーハおよびガラス・ウェーハの間のハイブリッド・ボンディングも検討しています。あらゆることが可能です」とCEA LetiのSouriau氏は述べ、量子コンピューティング向けのハイブリッド・ボンディングも提案している。チップには、銅の代わりに超電導ニオブを位置合わせして接合することが含まれます。

参考コンテンツ: https://spectrum.ieee.org/hybrid-bonding 捜湖に戻って詳細を表示