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Rapporto sul cuore della macchina

Editore: Zenan, Xiaozhou

Crea milioni di connessioni su un millimetro quadrato di silicio.

Dai nanometri agli angstrom, i produttori di chip stanno facendo del loro meglio per ridurre le dimensioni dei circuiti. Ma per il nostro crescente bisogno di potenza di calcolo, una tecnologia che coinvolga dimensioni più grandi (centinaia o migliaia di nanometri) potrebbe essere altrettanto importante nei prossimi cinque anni.

La tecnologia, chiamata direct hybrid bonding, impila due o più chip insieme nello stesso pacchetto per costruire i cosiddetti chip 3D. Anche se la velocità con cui i transistor si stanno restringendo sta rallentando a causa del graduale collasso della Legge di Moore, i produttori di chip possono ancora aumentare il numero di transistor nei processori e nella memoria in altri modi.

A maggio, alla IEEE Electronic Components and Technology Conference (ECTC) di Denver, gruppi di ricerca di tutto il mondo hanno svelato vari miglioramenti ottenuti con fatica alla tecnologia, alcuni dei quali hanno mostrato che le connessioni tra chip impilati 3D potrebbero raggiungere livelli record: circa 7 milioni di connessioni per millimetro quadrato di silicio.

Tutte queste connessioni sono necessarie a causa dei nuovi progressi nella tecnologia dei semiconduttori, ha riferito Yi Shi di Intel all'ECTC. La Legge di Moore è ora governata da un concetto chiamato System Technology Co-Optimization (STCO), in cui le funzioni di un chip (come cache, input/output e logica) sono prodotte separatamente utilizzando processi all'avanguardia. Questi sottosistemi possono quindi essere assemblati utilizzando il bonding ibrido e altre tecniche di confezionamento avanzate per farli comportare come un unico pezzo di silicio. Ma questo è possibile solo se esistono connessioni ad alta densità in grado di trasportare dati tra singoli pezzi di silicio con poca latenza o consumo energetico.

L’incollaggio ibrido fornisce la più alta densità di connessioni verticali tra tutte le tecnologie di imballaggio avanzate. Pertanto, è l’area in più rapida crescita nel settore dell’imballaggio avanzato e Gabriella Pereira, analista di tecnologia e mercato presso Yole Group, ha affermato che le dimensioni del mercato in questa direzione saranno più che triplicate fino a raggiungere i 38 miliardi di dollari entro il 2029. Si prevede che entro quella data le obbligazioni ibride rappresenteranno circa la metà del mercato.

Nel collegamento ibrido, i pad in rame sono costruiti sulla superficie superiore di ciascun chip. Il rame è circondato da uno strato isolante (solitamente ossido di silicio) e il cuscinetto stesso è leggermente incassato nella superficie dello strato isolante. Dopo aver modificato chimicamente l'ossido, i due trucioli vengono pressati insieme faccia a faccia in modo che i cuscinetti di ciascuna rientranza siano allineati. Il sandwich viene quindi riscaldato lentamente, provocando l'espansione del rame nello spazio vuoto e la fusione, collegando i due chip.

1. Il collegamento ibrido inizia con due wafer o un chip e un wafer uno di fronte all'altro. Le superfici di accoppiamento sono ricoperte da uno strato isolante di ossido e da cuscinetti in rame leggermente incassati che si collegano agli strati di interconnessione del chip.

2. Premere insieme i wafer per formare i legami iniziali tra gli ossidi.

3. I wafer impilati vengono quindi riscaldati lentamente per far sì che gli ossidi si connettano saldamente e il rame si espanda per formare connessioni elettriche.

a. Per formare un legame più forte, gli ingegneri devono appiattire gli ultimi nanometri dell'ossido. Anche lievi rigonfiamenti o deformazioni possono interrompere connessioni dense.

b. Il rame deve essere arretrato dalla superficie dell'ossido nella giusta misura. Troppo e la connessione non si formerà, troppo poco e il wafer si separerà. I ricercatori stanno studiando come controllare il rame fino al livello dei singoli strati atomici.

c. La connessione iniziale tra i wafer è un debole legame a idrogeno. Dopo la ricottura, la connessione diventa un forte legame covalente. I ricercatori si aspettano che l’utilizzo di un diverso tipo di superficie, come il carbonitruro di silicio, fornirà più punti in cui si possono formare legami chimici, con conseguente connessione più forte tra i wafer.

d. La fase finale dell'incollaggio ibrido può richiedere ore e temperature elevate. I ricercatori sperano di abbassare la temperatura e abbreviare il tempo del processo.

e. Sebbene il rame sui due wafer sia pressato insieme per formare una connessione elettrica, i bordi dei grani del metallo in genere non si incrociano da un lato all'altro. I ricercatori stanno cercando di formare grandi particelle di rame monocristalline ai confini per migliorare la conduttività e la stabilità.

Il bonding ibrido può collegare un singolo chip di una dimensione a un wafer riempito con chip di dimensioni maggiori oppure può unire insieme due interi wafer della stessa dimensione. Naturalmente, quest’ultimo processo è più maturo del primo, in parte a causa del suo utilizzo nei chip delle fotocamere. Ad esempio, gli ingegneri dell’organizzazione europea di ricerca sulla microelettronica Imec hanno creato alcuni dei legami wafer-wafer più densi mai prodotti, con distanze di legame (o passi) di soli 400 nanometri. Ma Imec ha raggiunto solo un passo di incollaggio chip-wafer di 2 micron.

Si tratta di un enorme miglioramento rispetto ai chip 3D avanzati attualmente in produzione (il passo di connessione è di circa 9 micron). Ed è un passo avanti più grande rispetto alla tecnologia della generazione precedente: "microbumps" di saldatura, con spaziature di decine di micron.

"Una volta che l'attrezzatura sarà disponibile, sarà più facile allineare wafer a wafer che allineare chip a wafer. La maggior parte dei processi microelettronici vengono eseguiti sull'intero wafer", ha affermato Jean-Charles, responsabile dell'integrazione e della scienza dell'imballaggio presso l'istituto di ricerca francese CEA Leti. Souriau. Ma la tecnologia chip-to-wafer (o chip-to-wafer) può brillare nei processori di fascia alta, come quelli di AMD, che utilizza la nuova tecnologia per assemblare i core di calcolo e le cache nelle sue CPU avanzate e acceleratori di intelligenza artificiale.

Per avvicinare sempre di più la spaziatura in entrambi i casi, i ricercatori si sono concentrati sul rendere le superfici più piatte, consentendo ai wafer incollati di aderire meglio e riducendo il tempo e la complessità complessivi del processo. Ottenere questo risultato potrebbe rivoluzionare il modo in cui vengono progettati i chip.

WoW, riduci gli spazi

La recente ricerca wafer-on-wafer (WoW) ha raggiunto i passi più stretti - da circa 360 nanometri a 500 nanometri - e si tratta di impegnarsi molto in una cosa: la planarità. Per unire due wafer con una precisione di 100 nanometri, l'intero wafer deve essere quasi completamente piatto. Se è piegato o attorcigliato anche leggermente, l'intero pezzo non si collegherà.

La planarizzazione del wafer richiede un processo chiamato planarizzazione chimico-meccanica (CMP). È fondamentale per la produzione di chip, in particolare per produrre gli strati di interconnessione sopra i transistor.

“Il CMP è un parametro critico nei legami ibridi che dobbiamo controllare”, ha affermato Souriau. I risultati presentati all’ECTC mostrano che il CMP viene portato ad un altro livello, non solo planarizzando l’intero wafer, ma anche riducendo la rotondità dello strato isolante tra i pad di rame al livello nanometrico per garantire connessioni migliori.

Altri ricercatori stanno lavorando per garantire che queste parti piatte possano essere unite insieme in modo sufficientemente saldo. Hanno provato a utilizzare diversi materiali superficiali, come il carbonitruro di silicio invece dell'ossido di silicio, e hanno utilizzato protocolli diversi per attivare chimicamente la superficie. Inizialmente, quando i wafer o i chip vengono pressati insieme, sono tenuti insieme da legami idrogeno relativamente deboli e la preoccupazione è se rimarranno al loro posto durante le fasi successive di lavorazione. Dopo essere stati collegati, il wafer e il chip vengono riscaldati lentamente, un processo chiamato ricottura, progettato per formare legami chimici più forti. Quanto siano forti questi legami – e anche come capirli – è l’oggetto di gran parte della ricerca presentata all’ECTC.

La forza finale del legame deriva in parte dalle connessioni in rame. La fase di ricottura fa sì che il rame si espanda in corrispondenza degli spazi vuoti, formando ponti conduttivi. Seung Ho Hahn di Samsung spiega che il controllo della dimensione del divario è fondamentale. Espandendosi troppo poco il rame non si fonderà, espandendosi troppo e il wafer verrà separato. È una questione di nanoscala e Hahn riferisce del lavoro su un nuovo processo chimico che spera possa raggiungere questo obiettivo incidendo uno strato atomico di rame alla volta.

Anche la qualità della connessione è importante. Il metallo nelle interconnessioni dei chip non è un singolo cristallo; è invece costituito da molti grani orientati in direzioni diverse. Anche dopo che il rame si è espanso, i confini dei grani del metallo in genere non si estendono da un lato all'altro. Questo incrocio dovrebbe ridurre la resistenza della connessione e aumentarne l'affidabilità. I ricercatori dell’Università di Tohoku in Giappone riferiscono di un nuovo schema metallurgico che potrebbe alla fine produrre grandi cristalli singoli di rame che si estendono oltre i confini. "Si tratta di un cambiamento enorme", ha affermato Takafumi Fukushima, professore associato presso l'Università di Tohoku in Giappone. "Stiamo ora analizzando le ragioni dietro questo."

Altri esperimenti discussi all'ECTC si sono concentrati sulla semplificazione del processo di incollaggio. Alcuni cercano di abbassare la temperatura di ricottura necessaria per formare i legami (di solito intorno ai 300 °C) per ridurre al minimo il rischio di danni al chip dovuti al riscaldamento prolungato. I ricercatori di Applied Materials descrivono i progressi in un metodo che può ridurre significativamente il tempo necessario per la ricottura, da ore a soli 5 minuti.

Mucca eccellente

Imec utilizza l'incisione al plasma per tagliare i trucioli e conferire loro angoli smussati. Questa tecnologia elimina lo stress meccanico che può interferire con l'incollaggio.

Attualmente, il collegamento ibrido chip-on-wafer (CoW) è più utile per i produttori di CPU e GPU avanzate: consente ai produttori di chip di impilare chiplet di dimensioni diverse e collegare ciascun chip prima di collegarlo a un altro. Vengono testati per assicurarsi che non si incastrino non causare problemi. Dopo tutto, una parte difettosa può distruggere un'intera CPU costosa.

Ma CoW presenta tutte le difficoltà di WoW, con meno opzioni per mitigarle. Ad esempio, il CMP è progettato per appiattire i wafer, non i singoli chip. Una volta che la matrice è stata tagliata dal wafer sorgente e testata, si può fare meno per migliorarne la preparazione all'incollaggio.

Tuttavia, i ricercatori di Intel hanno segnalato un legame ibrido CoW con un passo di 3 μm e, come accennato in precedenza, un team di Imec è riuscito a ottenere un passo di 2 μm, principalmente rendendo le matrici trasferite molto piatte mentre erano ancora attaccate ai wafer e mantenendole pulite durante tutto il processo .

Entrambi i team hanno utilizzato l'incisione al plasma per tagliare i trucioli, invece del comune metodo di segatura (lama). A differenza della segatura, l'incisione al plasma non provoca la scheggiatura dei bordi, creando detriti che potrebbero interferire con la connessione. Ha inoltre consentito al team Imec di modellare il chip, creando angoli smussati per alleviare le sollecitazioni meccaniche che potrebbero danneggiare le connessioni.

Secondo diversi ricercatori dell’ECTC, il legame ibrido CoW è fondamentale per il futuro della memoria a larghezza di banda elevata (HBM). L'HBM è uno stack di die DRAM sopra il chip logico di controllo (attualmente alto 8-12 die). L'HBM viene spesso inserito nello stesso pacchetto delle GPU di fascia alta ed è fondamentale per l'elaborazione dell'enorme quantità di dati richiesta per eseguire modelli linguistici di grandi dimensioni come ChatGPT. Oggi, le matrici HBM vengono impilate utilizzando la tecnologia microbump, quindi ci sono minuscole sfere di saldatura circondate da riempitivi organici tra ogni strato.

Ma poiché l’intelligenza artificiale aumenta ulteriormente la richiesta di memoria, i produttori di DRAM sperano di impilare 20 o più strati nei chip HBM. Il volume occupato dai microbump fa sì che questi stack possano diventare rapidamente troppo alti per adattarsi correttamente al pacchetto GPU. Il collegamento ibrido riduce l'altezza dell'HBM e facilita la rimozione del calore in eccesso dal pacchetto poiché la resistenza termica tra gli strati sarà inferiore.

All'ECTC, gli ingegneri Samsung hanno dimostrato che il bonding ibrido può produrre uno stack HBM a 16 strati. "Penso che utilizzando questa tecnologia si possano realizzare stack di oltre 20 strati", ha affermato Hyeonmin Lee, un ingegnere senior di Samsung. Anche altre nuove tecnologie CoW stanno contribuendo a portare il bonding ibrido nella memoria a larghezza di banda elevata.

Souriau ha affermato che i ricercatori del CEA Leti stanno esplorando la cosiddetta tecnologia di autoallineamento. Ciò contribuirà a garantire una buona connessione CoW utilizzando solo processi chimici. Alcune parti di ciascuna superficie saranno rese idrofobe, mentre altre parti saranno rese idrofile, facendo sì che la superficie scivoli automaticamente in posizione.

All’ECTC, i ricercatori della Northeastern University e Yamaha Robotics hanno riferito di aver lavorato su uno schema simile, utilizzando la tensione superficiale dell’acqua per allineare pad da 5 μm su chip DRAM sperimentali con una precisione migliore di 50 nm.

Limite superiore del legame misto

I ricercatori quasi certamente continueranno a ridurre la spaziatura delle connessioni ibride. Han-Jong Chia, project manager dei sistemi di pathfinding presso TSMC, ha dichiarato: "Il passo WoW da 200 nm non è solo possibile, ma anche ideale. TSMC prevede di lanciare una tecnologia chiamata backside power delivery entro due anni". Intel prevede di raggiungere lo stesso obiettivo entro la fine di quest'anno. Questa tecnologia colloca le interconnessioni di alimentazione del chip sotto la superficie del silicio anziché sopra di essa.

I ricercatori di TSMC hanno calcolato che escludendo questi condotti di alimentazione, lo strato più superiore potrebbe connettersi meglio a cuscinetti di collegamento ibridi più piccoli. La trasmissione alimentata dal retro utilizzando pad incollati da 200 nm ridurrà la capacità della connessione 3D così tanto che l'efficienza energetica e le misurazioni della velocità del segnale saranno 8 volte migliori di quanto si può ottenere utilizzando pad incollati da 400 nm.

Il collegamento ibrido chip-on-wafer è più utile del collegamento wafer-on-wafer perché può posizionare un die di una dimensione su un wafer die più grande. Tuttavia, la densità di connessione ottenibile è inferiore rispetto al collegamento dei wafer su wafer.

Chia ha affermato che in futuro, se il passo di bonding si ridurrà ulteriormente, i blocchi circuitali "pieghevoli" potrebbero diventare pratici. Alcune delle connessioni ormai lunghe all'interno del blocco potrebbero essere in grado di prendere scorciatoie verticali, accelerando così il calcolo e riducendo il consumo energetico.

Inoltre, il legame ibrido potrebbe non essere limitato al silicio. "Oggi ci sono molti progressi con il silicio sui wafer di silicio, ma stiamo anche esaminando il legame ibrido tra nitruro di gallio e wafer di silicio e wafer di vetro... tutto è possibile", ha detto Souriau del CEA Leti. Hanno anche proposto un legame ibrido per l'informatica quantistica chip, che comporta l'allineamento e il legame del niobio superconduttore invece del rame.

Contenuto di riferimento: https://spectrum.ieee.org/hybrid-bonding Ritorna a Sohu per vedere di più