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Maschinenherzbericht

Herausgeber: Zenan, Xiaozhou

Erstellen Sie Millionen von Verbindungen auf einem Quadratmillimeter Silizium.

Von Nanometern bis hin zu Angström tun Chiphersteller ihr Bestes, um die Größe der Schaltkreise zu verkleinern. Aber für unseren wachsenden Bedarf an Rechenleistung könnte eine Technologie mit größeren Dimensionen (Hunderte oder Tausende von Nanometern) in den nächsten fünf Jahren genauso wichtig sein.

Bei der als Direct Hybrid Bonding bezeichneten Technologie werden zwei oder mehr Chips im selben Gehäuse gestapelt, um sogenannte 3D-Chips zu bilden. Obwohl sich die Schrumpfungsrate der Transistoren aufgrund des allmählichen Zusammenbruchs des Mooreschen Gesetzes verlangsamt, können Chiphersteller die Anzahl der Transistoren in Prozessoren und Speicher immer noch auf andere Weise erhöhen.

Im Mai stellten Forschungsgruppen aus der ganzen Welt auf der IEEE Electronic Components and Technology Conference (ECTC) in Denver verschiedene hart erkämpfte Verbesserungen der Technologie vor, von denen einige zeigten, dass Verbindungen zwischen 3D-Stacked-Chips Rekordwerte erreichen könnten 7 Millionen Verbindungen pro Quadratmillimeter Silizium.

Alle diese Verbindungen seien aufgrund neuer Fortschritte in der Halbleitertechnologie notwendig, berichtete Yi Shi von Intel auf der ECTC. Das Mooresche Gesetz wird jetzt durch ein Konzept namens System Technology Co-Optimization (STCO) geregelt, bei dem die Funktionen eines Chips (wie Cache, Ein-/Ausgabe und Logik) mithilfe modernster Prozesse separat hergestellt werden. Diese Subsysteme können dann mithilfe von Hybrid-Bonding und anderen fortschrittlichen Verpackungstechniken zusammengebaut werden, sodass sie sich wie ein einziges Stück Silizium verhalten. Dies ist jedoch nur möglich, wenn hochdichte Verbindungen vorhanden sind, die Daten zwischen einzelnen Siliziumstücken mit geringer Latenz oder geringem Energieverbrauch übertragen können.

Hybrid-Bonding bietet die höchste Dichte an vertikalen Verbindungen unter allen fortschrittlichen Verpackungstechnologien. Daher ist es der am schnellsten wachsende Bereich in der fortschrittlichen Verpackungsindustrie, und Gabriella Pereira, Technologie- und Marktanalystin bei der Yole Group, sagte, dass sich die Marktgröße in dieser Richtung bis 2029 auf 38 Milliarden US-Dollar mehr als verdreifachen wird. Bis dahin soll Hybridbonding etwa die Hälfte des Marktes ausmachen.

Beim Hybridbonden werden Kupferpads auf der Oberseite jedes Chips aufgebaut. Das Kupfer ist von einer Isolierschicht (normalerweise Siliziumoxid) umgeben und das Pad selbst ist leicht in die Oberfläche der Isolierschicht eingelassen. Nach der chemischen Modifizierung des Oxids werden die beiden Chips Seite an Seite zusammengepresst, sodass die Pads jeder Aussparung ausgerichtet sind. Das Sandwich wird dann langsam erhitzt, wodurch sich das Kupfer in den Spalt ausdehnt und verschmilzt, wodurch die beiden Chips verbunden werden.

1. Hybrid-Bonding beginnt damit, dass sich zwei Wafer oder ein Chip und ein Wafer gegenüberstehen. Die Kontaktflächen sind mit einer isolierenden Oxidschicht und leicht vertieften Kupferpads bedeckt, die mit den Verbindungsschichten des Chips verbunden sind.

2. Drücken Sie die Wafer zusammen, um erste Bindungen zwischen den Oxiden zu bilden.

3. Die gestapelten Wafer werden dann langsam erhitzt, damit sich die Oxide fest verbinden und das Kupfer sich ausdehnt, um elektrische Verbindungen zu bilden.

a. Um eine stärkere Bindung zu bilden, müssen Ingenieure die letzten paar Nanometer des Oxids glätten. Schon leichte Ausbuchtungen oder Verwerfungen können dichte Verbindungen stören.

b. Das Kupfer muss genau im richtigen Maß von der Oxidoberfläche zurückgesetzt werden. Bei zu viel entsteht keine Verbindung, bei zu wenig wird der Wafer auseinandergedrückt. Forscher untersuchen, wie sich Kupfer bis auf die Ebene einzelner Atomschichten kontrollieren lässt.

c. Die anfängliche Verbindung zwischen Wafern ist eine schwache Wasserstoffbindung. Nach dem Tempern wird die Verbindung zu einer starken kovalenten Bindung. Die Forscher gehen davon aus, dass die Verwendung einer anderen Art von Oberfläche, beispielsweise Siliziumkarbonitrid, mehr Orte für die Bildung chemischer Bindungen bietet, was zu einer stärkeren Verbindung zwischen den Wafern führt.

d. Der letzte Schritt des Hybridbondens kann Stunden dauern und erfordert hohe Temperaturen. Die Forscher hoffen, die Temperatur zu senken und die Prozesszeit zu verkürzen.

e. Obwohl das Kupfer auf den beiden Wafern zusammengepresst wird, um eine elektrische Verbindung zu bilden, kreuzen sich die Korngrenzen des Metalls normalerweise nicht von einer Seite zur anderen. Forscher versuchen, an den Grenzen große einkristalline Kupferpartikel zu bilden, um die Leitfähigkeit und Stabilität zu verbessern.

Durch Hybridbonden kann entweder ein einzelner Chip einer Größe mit einem Wafer voller Chips größerer Größe verbunden werden, oder es können zwei ganze Wafer derselben Größe miteinander verbunden werden. Natürlich ist das letztere Verfahren ausgereifter als das erstere, was teilweise auf seine Verwendung in Kamerachips zurückzuführen ist. Beispielsweise haben Ingenieure der europäischen Mikroelektronik-Forschungsorganisation Imec einige der dichtesten Wafer-zu-Wafer-Verbindungen geschaffen, die jemals hergestellt wurden, mit Bindungsabständen (oder Abständen) von nur 400 Nanometern. Aber Imec hat nur einen Chip-zu-Wafer-Bondabstand von 2 Mikrometern erreicht.

Dies ist eine enorme Verbesserung gegenüber den fortschrittlichen 3D-Chips, die heute in Produktion sind (Verbindungsabstand beträgt etwa 9 Mikrometer). Und es ist ein größerer Fortschritt als die vorherige Technologiegeneration: „Mikrohöcker“ aus Lot mit Abständen von mehreren zehn Mikrometern.

„Sobald die Ausrüstung verfügbar ist, ist es einfacher, Wafer an Wafern auszurichten als Chips an Wafern. Die meisten mikroelektronischen Prozesse werden auf dem gesamten Wafer durchgeführt“, sagte Jean-Charles, Leiter der Integrations- und Verpackungswissenschaft am französischen Forschungsinstitut CEA Leti Souriau. Aber die Chip-to-Wafer-Technologie (oder Chip-to-Wafer-Technologie) kann bei High-End-Prozessoren glänzen, beispielsweise bei denen von AMD, das die neue Technologie nutzt, um die Rechenkerne und Caches in seinen fortschrittlichen CPUs und KI-Beschleunigern zusammenzubauen.

Um den Abstand in beiden Fällen immer weiter zu verkleinern, konzentrierten sich die Forscher darauf, die Oberflächen flacher zu machen, damit die verbundenen Wafer besser zusammenhalten und die Gesamtprozesszeit und -komplexität reduziert werden konnte. Dies richtig zu machen, könnte die Art und Weise, wie Chips entworfen werden, revolutionieren.

WoW, reduziere den Abstand

Jüngste Wafer-auf-Wafer-Forschung (WoW) hat die engsten Abstände erreicht – etwa 360 Nanometer bis 500 Nanometer – und es geht darum, große Anstrengungen in eine Sache zu stecken: Ebenheit. Um zwei Wafer mit einer Genauigkeit von 100 Nanometern zusammenzufügen, muss der gesamte Wafer nahezu flach sein. Wenn es auch nur leicht gebogen oder verdreht ist, lässt sich das gesamte Teil nicht verbinden.

Das Planarisieren des Wafers erfordert einen Prozess namens chemisch-mechanische Planarisierung (CMP). Dies ist für die Chipherstellung von entscheidender Bedeutung, insbesondere für die Herstellung der Verbindungsschichten über Transistoren.

„CMP ist ein entscheidender Parameter beim Hybridbonden, den wir kontrollieren müssen“, sagte Souriau. Die auf der ECTC präsentierten Ergebnisse zeigen, dass CMP auf ein neues Niveau gehoben wird und nicht nur den gesamten Wafer planarisiert, sondern auch die Rundheit der Isolierschicht zwischen den Kupferpads auf den Nanometerbereich reduziert, um bessere Verbindungen zu gewährleisten.

Andere Forscher arbeiten daran, dass diese flachen Teile fest genug miteinander verbunden werden können. Sie versuchten, unterschiedliche Oberflächenmaterialien wie Siliziumkarbonitrid anstelle von Siliziumoxid zu verwenden, und verwendeten unterschiedliche Protokolle, um die Oberfläche chemisch zu aktivieren. Wenn Wafer oder Chips zusammengepresst werden, werden sie zunächst durch relativ schwache Wasserstoffbrückenbindungen zusammengehalten, und es besteht die Sorge, ob sie während weiterer Verarbeitungsschritte an ihrem Platz bleiben. Nach der Verbindung werden Wafer und Chip langsam erhitzt, ein Prozess namens Annealing, der darauf abzielt, stärkere chemische Bindungen zu bilden. Wie stark diese Bindungen sind – und wie man sie herausfinden kann – ist Gegenstand vieler Forschungsarbeiten, die beim ECTC vorgestellt werden.

Die endgültige Verbindungsstärke ergibt sich zum Teil aus den Kupferverbindungen. Durch den Glühschritt dehnt sich das Kupfer an den Lücken aus und bildet leitfähige Brücken. Seung Ho Hahn von Samsung erklärt, dass es entscheidend ist, die Größe der Lücke zu kontrollieren. Wenn Sie sich zu wenig ausdehnen, schmilzt das Kupfer nicht. Dehnen Sie sich zu stark aus, wird der Wafer auseinandergedrückt. Es handelt sich um eine Frage der Nanoskala, und Hahn berichtet von der Arbeit an einem neuen chemischen Verfahren, von dem er hofft, dass es dies durch das Wegätzen einer atomaren Kupferschicht nach der anderen erreichen wird.

Auch die Qualität der Verbindung ist wichtig. Das Metall in Chip-Verbindungen ist kein einzelner Kristall, sondern besteht aus vielen Körnern, die in verschiedene Richtungen ausgerichtet sind. Selbst nachdem sich Kupfer ausdehnt, erstrecken sich die Korngrenzen des Metalls normalerweise nicht von einer Seite zur anderen. Diese Kreuzung soll den Widerstand der Verbindung verringern und ihre Zuverlässigkeit erhöhen. Forscher der Tohoku-Universität in Japan berichten von einem neuen metallurgischen Schema, das letztendlich große Kupfereinkristalle erzeugen könnte, die Grenzen überbrücken. „Das ist eine riesige Veränderung“, sagte Takafumi Fukushima, außerordentlicher Professor an der Tohoku-Universität in Japan. „Wir analysieren jetzt die Gründe dafür.“

Weitere beim ECTC diskutierte Experimente konzentrierten sich auf die Vereinfachung des Bondprozesses. Einige versuchen, die zur Bildung von Bindungen erforderliche Glühtemperatur (normalerweise etwa 300 °C) zu senken, um das Risiko einer Beschädigung des Chips durch längeres Erhitzen zu minimieren. Forscher von Applied Materials beschreiben Fortschritte bei einer Methode, die die zum Glühen erforderliche Zeit erheblich verkürzen kann – von Stunden auf nur 5 Minuten.

Ausgezeichnete Kuh

Imec verwendet Plasmaätzen, um die Chips zu schneiden und ihnen abgeschrägte Ecken zu verleihen. Diese Technologie eliminiert mechanische Belastungen, die die Verklebung beeinträchtigen können.

Derzeit ist das Chip-on-Wafer (CoW)-Hybridbonden für Hersteller fortschrittlicher CPUs und GPUs nützlicher: Es ermöglicht Chipherstellern, Chiplets unterschiedlicher Größe zu stapeln und jeden Chip zu verbinden, bevor er mit einem anderen verbunden wird. Sie werden getestet, um sicherzustellen, dass sie sich verbinden verursacht keine Probleme. Schließlich kann ein defektes Teil eine ganze teure CPU zum Scheitern bringen.

Aber CoW hat alle Schwierigkeiten von WoW, mit weniger Möglichkeiten, diese zu mildern. CMP ist beispielsweise darauf ausgelegt, Wafer zu glätten, nicht einzelne Chips. Sobald der Chip aus dem Quellwafer geschnitten und getestet wurde, kann weniger getan werden, um seine Bondbereitschaft zu verbessern.

Dennoch berichteten Forscher bei Intel über CoW-Hybridbonden mit einem Abstand von 3 μm, und wie oben erwähnt, erreichte ein Team bei Imec erfolgreich einen Abstand von 2 μm, vor allem dadurch, dass die übertragenen Dies sehr flach gemacht wurden, während sie noch an den Wafern befestigt waren, und sie während des gesamten Prozesses sauber gehalten wurden .

Beide Teams verwendeten zum Schneiden der Chips Plasmaätzen anstelle der üblichen Sägemethode (Sägeblatt). Im Gegensatz zum Sägen kommt es beim Plasmaätzen nicht zum Abplatzen der Kanten, wodurch Ablagerungen entstehen, die die Verbindung beeinträchtigen könnten. Dadurch konnte das Imec-Team den Chip auch formen und abgeschrägte Ecken erzeugen, um mechanische Spannungen abzubauen, die die Verbindungen beschädigen könnten.

Laut mehreren ECTC-Forschern ist das CoW-Hybrid-Bonding für die Zukunft des High-Bandwidth-Speichers (HBM) von entscheidender Bedeutung. Das HBM ist ein DRAM-Chipstapel auf dem Steuerlogikchip (derzeit 8–12 Chips hoch). HBM wird oft im selben Paket wie High-End-GPUs platziert und ist entscheidend für die Verarbeitung der riesigen Datenmengen, die für die Ausführung großer Sprachmodelle wie ChatGPT erforderlich sind. Heutzutage werden HBM-Chips mithilfe der Mikrobump-Technologie gestapelt, sodass sich zwischen jeder Schicht winzige Lotkügelchen befinden, die von organischen Füllstoffen umgeben sind.

Da KI jedoch den Speicherbedarf weiter erhöht, hoffen DRAM-Hersteller, 20 oder mehr Schichten in HBM-Chips zu stapeln. Aufgrund des von Mikrobumps eingenommenen Volumens können diese Stapel schnell zu hoch werden, um richtig in das GPU-Paket zu passen. Durch das Hybrid-Bonding wird die Höhe des HBM reduziert und die Ableitung überschüssiger Wärme aus dem Gehäuse erleichtert, da der Wärmewiderstand zwischen den Schichten geringer ist.

Auf der ECTC demonstrierten Samsung-Ingenieure, dass durch Hybridbonden ein 16-schichtiger HBM-Stapel hergestellt werden kann. „Ich denke, dass mit dieser Technologie Stapel aus mehr als 20 Schichten hergestellt werden können“, sagte Hyeonmin Lee, ein leitender Ingenieur bei Samsung. Auch andere neue CoW-Technologien tragen dazu bei, Hybrid-Bonding in Speicher mit hoher Bandbreite zu integrieren.

Souriau sagte, Forscher am CEA Leti erforschen die sogenannte Selbstausrichtungstechnologie. Dies wird dazu beitragen, eine gute CoW-Verbindung sicherzustellen, bei der ausschließlich chemische Prozesse zum Einsatz kommen. Einige Teile jeder Oberfläche werden hydrophob gemacht, während andere Teile hydrophil gemacht werden, wodurch die Oberfläche automatisch an ihren Platz gleitet.

Am ECTC berichteten Forscher der Northeastern University und Yamaha Robotics über die Arbeit an einem ähnlichen Schema, bei dem die Oberflächenspannung von Wasser genutzt wurde, um 5-μm-Pads auf experimentellen DRAM-Chips mit einer Genauigkeit von mehr als 50 nm auszurichten.

Obergrenze der Mischbindung

Forscher werden die Abstände hybrider Klebeverbindungen mit ziemlicher Sicherheit weiter reduzieren. Han-Jong Chia, Projektmanager für Pathfinding-Systeme bei TSMC, sagte: „200-nm-WoW-Pitch ist nicht nur möglich, sondern auch ideal.“ TSMC plant, innerhalb von zwei Jahren eine Technologie namens Backside Power Delivery auf den Markt zu bringen. Intel plant, das gleiche Ziel bis Ende dieses Jahres zu erreichen. Diese Technologie platziert die Stromversorgungsverbindungen des Chips unterhalb der Siliziumoberfläche statt darüber.

TSMC-Forscher haben berechnet, dass durch den Ausschluss dieser Stromleitungen die oberste Schicht besser mit kleineren Hybrid-Bondpads verbunden werden könnte. Durch die Rückseitenstromübertragung mit 200-nm-Bondpads wird die Kapazität der 3D-Verbindung so stark reduziert, dass die Messungen der Energieeffizienz und Signalgeschwindigkeit achtmal besser sind als mit 400-nm-Bondpads.

Das Chip-auf-Wafer-Hybridbonden ist nützlicher als das Wafer-auf-Wafer-Bonden, da es einen Chip einer Größe auf einem größeren Chip-Wafer platzieren kann. Allerdings ist die erreichbare Verbindungsdichte geringer als beim On-Wafer-Wafer-Bonden.

Chia sagte, dass irgendwann in der Zukunft, wenn der Bondabstand weiter schrumpft, „faltbare“ Schaltungsblöcke praktikabel werden könnten. Einige der jetzt langen Verbindungen innerhalb des Blocks können möglicherweise vertikale Abkürzungen nehmen, wodurch die Berechnung beschleunigt und der Stromverbrauch gesenkt wird.

Außerdem ist das Hybridbonden möglicherweise nicht auf Silizium beschränkt. „Es gibt heute große Fortschritte bei Silizium auf Siliziumwafern, aber wir beschäftigen uns auch mit dem Hybridbonden zwischen Galliumnitrid und Siliziumwafern und Glaswafern … alles ist möglich“, sagte Souriau von CEA Leti. Sie schlugen sogar Hybridbonden für Quantencomputing vor Chips, bei denen supraleitendes Niob anstelle von Kupfer ausgerichtet und gebondet wird.

Referenzinhalt: https://spectrum.ieee.org/hybrid-bonding Kehren Sie nach Sohu zurück, um mehr zu sehen