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기계 심장 보고서

편집자: Zenan, Xiaozhou

1제곱밀리미터의 실리콘에 수백만 개의 연결을 만듭니다.

나노미터에서 옹스트롬까지, 칩 제조업체들은 회로 크기를 줄이기 위해 최선을 다하고 있습니다. 그러나 컴퓨팅 성능에 대한 수요가 증가함에 따라 더 큰 차원(수백 또는 수천 나노미터)을 포함하는 기술이 향후 5년 동안 마찬가지로 중요할 수 있습니다.

다이렉트 하이브리드 본딩이라고 불리는 이 기술은 두 개 이상의 칩을 동일한 패키지에 함께 쌓아 소위 3D 칩을 만드는 기술입니다. 무어의 법칙이 점진적으로 무너지면서 트랜지스터가 줄어드는 속도가 느려지고 있지만 칩 제조업체는 여전히 다른 방법으로 프로세서와 메모리의 트랜지스터 수를 늘릴 수 있습니다.

지난 5월 덴버에서 열린 IEEE ECTC(Electronic Components and Technology Conference)에서 전 세계 연구 그룹은 힘들게 얻은 다양한 기술 개선 사항을 공개했으며 그 중 일부는 3D 적층 칩 간의 연결이 기록적인 수준에 도달할 수 있음을 보여주었습니다. 실리콘 1제곱밀리미터당 연결 수는 700만 개입니다.

Intel의 Yi Shi는 ECTC에서 반도체 기술의 새로운 발전으로 인해 이러한 모든 연결이 필요하다고 보고했습니다. 무어의 법칙은 이제 STCO(System Technology Co-Optimization)라는 개념에 의해 지배됩니다. 즉, 칩의 기능(예: 캐시, 입력/출력 및 로직)이 최첨단 프로세스를 사용하여 별도로 제조됩니다. 그런 다음 하이브리드 본딩 및 기타 고급 패키징 기술을 사용하여 이러한 하위 시스템을 조립하여 단일 실리콘 조각처럼 작동하도록 만들 수 있습니다. 그러나 이는 대기 시간이나 에너지 소비가 거의 없이 개별 실리콘 조각 간에 데이터를 전달할 수 있는 고밀도 연결이 있는 경우에만 가능합니다.

하이브리드 본딩은 모든 고급 패키징 기술 중에서 가장 높은 밀도의 수직 연결을 제공합니다. 따라서 첨단 패키징 산업에서 가장 빠르게 성장하는 분야이며, Yole Group의 기술 및 시장 분석가인 Gabriella Pereira는 이 방향의 시장 규모가 2029년까지 3배 이상 증가하여 380억 달러에 달할 것이라고 말했습니다. 그때쯤이면 하이브리드 본딩이 시장의 절반 정도를 차지할 것으로 예상된다.

하이브리드 본딩에서는 각 칩의 윗면에 구리 패드가 내장됩니다. 구리는 절연층(보통 산화규소)으로 둘러싸여 있으며, 패드 자체는 절연층 표면 안으로 약간 들어가 있습니다. 산화물을 화학적으로 변형한 후 두 칩을 서로 마주보게 눌러 각 홈의 패드가 정렬되도록 합니다. 그런 다음 샌드위치를 ​​천천히 가열하여 구리가 틈으로 팽창하고 융합되어 두 칩을 연결합니다.

1. 하이브리드 본딩은 두 개의 웨이퍼 또는 하나의 칩과 하나의 웨이퍼가 서로 마주보는 것에서 시작됩니다. 결합 표면은 산화물 절연 층과 칩의 상호 연결 층에 연결되는 약간 오목한 구리 패드로 덮여 있습니다.

2. 웨이퍼를 함께 눌러 산화물 사이에 초기 결합을 형성합니다.

3. 그런 다음 적층된 웨이퍼를 천천히 가열하여 산화물이 단단히 연결되고 구리가 팽창하여 전기 연결을 형성합니다.

a. 더 강한 결합을 형성하려면 엔지니어는 산화물의 마지막 몇 나노미터를 평탄화해야 합니다. 약간의 돌출이나 뒤틀림도 조밀한 연결을 방해할 수 있습니다.

b. 구리는 산화물 표면에서 올바른 각도로 움푹 들어가야 합니다. 너무 많으면 연결이 형성되지 않고, 너무 적으면 웨이퍼가 분리됩니다. 연구자들은 구리를 개별 원자층 수준까지 제어하는 ​​방법을 연구하고 있습니다.

c. 웨이퍼 사이의 초기 연결은 약한 수소 결합입니다. 어닐링 후 연결은 강한 공유 결합이 됩니다. 연구원들은 실리콘 탄질화물과 같은 다른 유형의 표면을 사용하면 화학 결합이 형성될 수 있는 위치가 더 많아지고 결과적으로 웨이퍼 사이의 연결이 더 강력해질 것으로 기대합니다.

d. 하이브리드 결합의 마지막 단계에는 몇 시간이 걸릴 수 있으며 높은 온도가 필요합니다. 연구진은 온도를 낮추고 공정 시간을 단축할 수 있기를 바라고 있다.

e. 두 웨이퍼의 구리가 서로 압착되어 전기적 연결을 형성하지만 일반적으로 금속의 입자 경계는 한쪽에서 다른 쪽으로 교차하지 않습니다. 연구자들은 전도성과 안정성을 향상시키기 위해 경계에 큰 단결정 구리 입자를 형성하려고 노력하고 있습니다.

하이브리드 본딩은 한 가지 크기의 단일 칩을 더 큰 크기의 칩으로 채워진 웨이퍼에 연결하거나 동일한 크기의 두 개의 전체 웨이퍼를 함께 결합할 수 있습니다. 물론 후자의 프로세스는 부분적으로 카메라 칩에 사용되기 때문에 전자보다 더 성숙합니다. 예를 들어, 유럽 마이크로전자 공학 연구 기관인 Imec의 엔지니어들은 단 400나노미터의 결합 거리(또는 피치)로 지금까지 생산된 것 중 가장 밀도가 높은 웨이퍼 간 결합을 만들었습니다. 그러나 Imec은 2미크론의 칩-웨이퍼 본딩 피치만을 달성했습니다.

이는 오늘날 생산되는 고급 3D 칩(연결 피치는 약 9미크론)에 비해 크게 개선된 것입니다. 이는 이전 세대의 기술보다 더 큰 도약입니다. 즉, 수십 마이크론의 간격을 갖는 솔더의 "마이크로 범프"입니다.

"장비가 출시된 후에는 칩을 웨이퍼에 정렬하는 것보다 웨이퍼를 웨이퍼에 정렬하는 것이 더 쉽습니다. 대부분의 마이크로전자공학 공정은 웨이퍼 전체에서 수행됩니다."라고 프랑스 연구소 CEA Leti의 통합 및 패키징 과학 책임자는 말했습니다. Souriau. 그러나 칩-웨이퍼(또는 칩-웨이퍼) 기술은 새로운 기술을 사용하여 고급 CPU 및 AI 가속기에 컴퓨팅 코어와 캐시를 조립하는 AMD의 프로세서와 같은 고급 프로세서에서 빛을 발할 수 있습니다.

두 경우 모두 간격을 점점 더 가깝게 만들기 위해 연구원들은 표면을 더 평평하게 만들어 접착된 웨이퍼가 더 잘 붙도록 하고 전체 공정 시간과 복잡성을 줄이는 데 중점을 두었습니다. 이를 올바르게 수행하면 칩 설계 방식에 혁명이 일어날 수 있습니다.

와우, 간격을 줄여라

최근 WoW(wafer-on-wafer) 연구에서는 약 360nm ~ 500nm의 가장 엄격한 피치를 달성했습니다. 이는 평탄도라는 한 가지에만 많은 노력을 기울이는 것입니다. 두 개의 웨이퍼를 100나노미터의 정확도로 결합하려면 전체 웨이퍼가 거의 완전히 평평해야 합니다. 약간만 구부러지거나 비틀려도 전체 조각이 연결되지 않습니다.

웨이퍼를 평탄화하려면 CMP(Chemical Mechanical Planarization)라는 공정이 필요합니다. 이는 칩 제조, 특히 트랜지스터 위의 상호 연결 층을 생산하는 데 매우 중요합니다.

“CMP는 우리가 제어해야 하는 하이브리드 본딩의 중요한 매개변수입니다.”라고 Souriau는 말했습니다. ECTC에서 제시된 결과는 CMP가 전체 웨이퍼를 평탄화할 뿐만 아니라 더 나은 연결을 보장하기 위해 구리 패드 사이의 절연층의 진원도를 나노미터 수준으로 줄이는 또 다른 수준으로 향상되었음을 보여줍니다.

다른 연구자들은 이러한 평평한 부품이 충분히 견고하게 결합될 수 있도록 노력하고 있습니다. 그들은 산화규소 대신 탄질화규소와 같은 다양한 표면 물질을 사용해 보았고 표면을 화학적으로 활성화하기 위해 다양한 프로토콜을 사용했습니다. 처음에 웨이퍼나 칩을 함께 눌렀을 때 상대적으로 약한 수소 결합으로 서로 고정되어 있어 추가 공정 단계에서 이들이 제자리에 유지될지 여부가 문제입니다. 연결된 후 웨이퍼와 칩은 천천히 가열되는데, 이 과정을 어닐링이라고 하며 더 강한 화학적 결합을 형성하도록 설계되었습니다. 이러한 결합이 얼마나 강한지, 심지어 이를 파악하는 방법은 ECTC에서 발표된 많은 연구의 주제입니다.

최종 결합 강도는 부분적으로 구리 연결에서 비롯됩니다. 어닐링 단계에서는 구리가 틈에서 팽창하여 전도성 브리지가 형성됩니다. 삼성 한승호 상무는 격차의 크기를 조절하는 것이 핵심이라고 설명한다. 너무 적게 확장하면 구리가 융합되지 않으며, 너무 많이 확장하면 웨이퍼가 밀려 나옵니다. 이는 나노 규모의 문제이며 Hahn은 한 번에 하나의 구리 원자층을 식각하여 이를 달성할 수 있기를 희망하는 새로운 화학 공정에 대한 연구를 보고합니다.

연결 품질도 중요합니다. 칩 인터커넥트의 금속은 단결정이 아니라 서로 다른 방향으로 향하는 많은 입자로 구성됩니다. 구리가 팽창한 후에도 금속의 입자 경계는 일반적으로 한쪽에서 다른 쪽으로 확장되지 않습니다. 이 교차점은 연결 저항을 줄이고 신뢰성을 높여야 합니다. 일본 토호쿠 대학의 연구원들은 궁극적으로 경계에 걸쳐 있는 거대한 구리 단결정을 생산할 수 있는 새로운 야금학적 계획을 보고했습니다. 일본 도호쿠 대학의 후쿠시마 다카후미 부교수는 "이것은 엄청난 변화"라고 말했다. "우리는 현재 그 이유를 분석하고 있습니다."

ECTC에서 논의된 다른 실험은 결합 과정을 단순화하는 데 중점을 두었습니다. 일부에서는 장시간 가열로 인한 칩 손상 위험을 최소화하기 위해 결합 형성에 필요한 어닐링 온도(보통 약 300°C)를 낮추려고 노력했습니다. Applied Materials의 연구원들은 어닐링에 필요한 시간을 몇 시간에서 단 5분으로 크게 줄일 수 있는 방법의 발전을 설명합니다.

우수한 CoW

Imec은 플라즈마 에칭을 사용하여 칩을 절단하고 모서리를 모따기합니다. 이 기술은 접착을 방해할 수 있는 기계적 응력을 제거합니다.

현재 CoW(칩-온-웨이퍼) 하이브리드 본딩은 고급 CPU 및 GPU 제조업체에 더 유용합니다. 이를 통해 칩 제조업체는 서로 다른 크기의 칩렛을 쌓고 각 칩을 다른 칩에 본딩하기 전에 테스트를 통해 본딩할 수 있습니다. 문제를 일으키지 않습니다. 결국 결함이 있는 부품 하나가 값비싼 CPU 전체를 망칠 수 있습니다.

그러나 CoW에는 WoW의 모든 어려움이 있으며 이를 완화할 수 있는 옵션은 거의 없습니다. 예를 들어 CMP는 개별 칩이 아닌 웨이퍼를 평탄화하도록 설계되었습니다. 소스 웨이퍼에서 다이를 절단하고 테스트한 후에는 결합 준비 상태를 개선하기 위해 수행할 수 있는 작업이 더 적습니다.

그럼에도 불구하고 Intel 연구원들은 3μm 피치의 CoW 하이브리드 본딩을 보고했으며 위에서 언급한 것처럼 Imec 팀은 주로 웨이퍼가 부착된 상태에서 전사된 다이를 매우 평평하게 만들고 공정 전반에 걸쳐 깨끗하게 유지함으로써 2μm 피치를 성공적으로 달성했습니다. .

두 팀 모두 일반적인 톱질 방법(블레이드) 대신 플라즈마 에칭을 사용하여 칩을 절단했습니다. 톱질과 달리 플라즈마 에칭은 가장자리에 칩이 발생하지 않아 연결을 방해할 수 있는 잔해가 생성되지 않습니다. 또한 Imec 팀은 이를 통해 칩 모양을 만들어 모따기 모서리를 만들어 연결을 손상시킬 수 있는 기계적 응력을 완화할 수 있었습니다.

여러 ECTC 연구원에 따르면 CoW 하이브리드 본딩은 고대역폭 메모리(HBM)의 미래에 매우 중요합니다. HBM은 제어 로직 칩(현재 8-12 다이 높이) 위에 있는 DRAM 다이 스택입니다. HBM은 종종 고급 GPU와 동일한 패키지에 배치되며 ChatGPT와 같은 대규모 언어 모델을 실행하는 데 필요한 대규모 데이터를 처리하는 데 중요합니다. 오늘날 HBM 다이는 마이크로범프 기술을 사용하여 적층되므로 각 레이어 사이에 유기 필러로 둘러싸인 작은 솔더 볼이 있습니다.

그러나 AI가 메모리 수요를 더욱 증가시키면서 DRAM 제조업체는 HBM 칩에 20개 이상의 레이어를 쌓기를 희망합니다. 마이크로범프가 차지하는 부피는 이러한 스택이 GPU 패키지에 제대로 맞지 않을 정도로 빠르게 커질 수 있음을 의미합니다. 하이브리드 본딩을 사용하면 HBM의 높이가 줄어들고 레이어 간 열 저항이 작아지기 때문에 패키지에서 과도한 열을 더 쉽게 제거할 수 있습니다.

ECTC에서 삼성 엔지니어들은 하이브리드 본딩이 16층 HBM 스택을 생산할 수 있음을 시연했습니다. 삼성의 이현민 수석 엔지니어는 "이 기술을 사용하면 20개 이상의 레이어 스택을 만들 수 있다고 생각합니다"라고 말했습니다. 다른 새로운 CoW 기술도 고대역폭 메모리에 하이브리드 결합을 구현하는 데 도움이 됩니다.

Souriau는 CEA Leti의 연구원들이 소위 자가 정렬 기술을 연구하고 있다고 말했습니다. 이는 화학 공정만 사용하여 CoW 연결을 원활하게 하는 데 도움이 됩니다. 각 표면의 일부 부분은 소수성이고 다른 부분은 친수성이 되어 표면이 자동으로 제자리로 미끄러지도록 만듭니다.

ECTC에서 Northeastern University와 Yamaha Robotics의 연구원들은 물의 표면 장력을 사용하여 실험용 DRAM 칩의 5μm 패드를 50nm 이상의 정확도로 정렬하는 유사한 계획에 대한 연구를 보고했습니다.

혼합결합의 상한

연구자들은 하이브리드 결합 연결의 간격을 계속해서 줄일 것이 거의 확실합니다. TSMC의 길 찾기 시스템 프로젝트 매니저인 Han-Jong Chia는 "200nm WoW 피치는 가능할 뿐만 아니라 이상적"이라고 말했습니다. TSMC는 2년 내에 후면 전력 공급이라는 기술을 출시할 계획입니다. 인텔은 올해 말까지 같은 목표를 달성할 계획이다. 이 기술은 칩의 전력 공급 상호 연결을 실리콘 표면 위가 아닌 아래에 배치합니다.

TSMC 연구원들은 이러한 전력 도관을 제외함으로써 최상층이 더 작은 하이브리드 본딩 패드에 더 잘 연결될 수 있다고 계산했습니다. 200nm 본딩 패드를 사용하는 후면 전력 전송은 3D 연결의 커패시턴스를 크게 줄여 에너지 효율성과 신호 속도 측정이 400nm 본딩 패드를 사용하여 달성할 수 있는 것보다 8배 더 향상됩니다.

칩-온-웨이퍼 하이브리드 본딩은 더 큰 다이 웨이퍼 위에 단일 크기의 다이를 배치할 수 있기 때문에 웨이퍼-온-웨이퍼 본딩보다 더 유용합니다. 그러나 달성 가능한 연결 밀도는 온웨이퍼 웨이퍼 본딩보다 낮습니다.

Chia는 미래 어느 시점에 본딩 피치가 더 줄어들면 "접이식" 회로 블록이 실용화될 수 있다고 말했습니다. 블록 내에서 현재 긴 연결 중 일부는 수직 지름길을 사용할 수 있으므로 계산 속도가 빨라지고 전력 소비가 줄어듭니다.

또한, 하이브리드 본딩은 실리콘에만 국한되지 않을 수도 있습니다. CEA Leti의 Souriau는 "오늘날 실리콘 웨이퍼 위에 실리콘을 적용하는 데 많은 진전이 있었지만 질화갈륨과 실리콘 웨이퍼, 유리 웨이퍼 사이의 하이브리드 결합도 검토하고 있습니다. 무엇이든 가능합니다."라고 말했습니다. 그들은 심지어 양자를 위한 하이브리드 결합도 제안했습니다. 구리 대신 초전도 니오븀을 정렬하고 결합하는 컴퓨팅 칩.

참고 내용: https://spectrum.ieee.org/hybrid-bonding 더 보려면 Sohu로 돌아가세요.