nouvelles

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Rapport sur le cœur de la machine

Editeur : Zenan, Xiaozhou

Créez des millions de connexions sur un millimètre carré de silicium.

Des nanomètres aux angströms, les fabricants de puces font de leur mieux pour réduire la taille des circuits. Mais pour répondre à nos besoins croissants en puissance de calcul, une technologie impliquant des dimensions plus grandes (des centaines ou des milliers de nanomètres) pourrait s’avérer tout aussi importante dans les cinq prochaines années.

La technologie, appelée liaison hybride directe, empile deux puces ou plus dans le même boîtier pour créer des puces dites 3D. Même si la vitesse à laquelle les transistors diminuent ralentit en raison de l'effondrement progressif de la loi de Moore, les fabricants de puces peuvent encore augmenter le nombre de transistors dans les processeurs et la mémoire par d'autres moyens.

En mai, lors de la conférence IEEE sur les composants électroniques et la technologie (ECTC) à Denver, des groupes de recherche du monde entier ont dévoilé diverses améliorations durement gagnées de la technologie, dont certaines ont montré que les connexions entre les puces empilées en 3D pourraient atteindre des niveaux records : environ. 7 millions de connexions par millimètre carré de silicium.

Toutes ces connexions sont nécessaires en raison des nouvelles avancées dans la technologie des semi-conducteurs, a rapporté Yi Shi d'Intel à l'ECTC. La loi de Moore est désormais régie par un concept appelé System Technology Co-Optimization (STCO), dans lequel les fonctions d'une puce (telles que le cache, les entrées/sorties et la logique) sont fabriquées séparément à l'aide de processus de pointe. Ces sous-systèmes peuvent ensuite être assemblés à l’aide d’une liaison hybride et d’autres techniques d’encapsulation avancées pour les faire se comporter comme une seule pièce de silicium. Mais cela n’est possible que s’il existe des connexions haute densité capables de transporter des données entre des morceaux individuels de silicium avec peu de latence ou de consommation d’énergie.

Le collage hybride offre la plus haute densité de connexions verticales parmi toutes les technologies d’emballage avancées. Il s’agit donc du domaine qui connaît la croissance la plus rapide de l’industrie de l’emballage avancé, et Gabriella Pereira, analyste de technologie et de marché chez Yole Group, a déclaré que la taille du marché dans cette direction fera plus que tripler pour atteindre 38 milliards de dollars d’ici 2029. Les obligations hybrides devraient alors représenter environ la moitié du marché.

Dans le cas du collage hybride, des plots de cuivre sont construits sur la surface supérieure de chaque puce. Le cuivre est entouré d'une couche isolante (généralement de l'oxyde de silicium) et la pastille elle-même est légèrement encastrée dans la surface de la couche isolante. Après modification chimique de l'oxyde, les deux puces sont pressées face à face afin que les plots de chaque évidement soient alignés. Le sandwich est ensuite chauffé lentement, provoquant l'expansion du cuivre dans l'espace et la fusion, reliant les deux puces.

1. La liaison hybride commence avec deux tranches ou une puce et une tranche se faisant face. Les surfaces de contact sont recouvertes d'une couche isolante d'oxyde et de plots de cuivre légèrement en retrait qui se connectent aux couches d'interconnexion de la puce.

2. Pressez les plaquettes ensemble pour former des liaisons initiales entre les oxydes.

3. Les tranches empilées sont ensuite chauffées lentement pour que les oxydes se connectent fermement et que le cuivre se dilate pour former des connexions électriques.

a. Pour former une liaison plus solide, les ingénieurs doivent aplatir les derniers nanomètres de l'oxyde. Même de légers renflements ou déformations peuvent perturber les connexions denses.

b. Le cuivre doit être en retrait de la surface de l'oxyde juste au bon degré. Trop et la connexion ne se formera pas, trop peu et la plaquette sera séparée. Les chercheurs étudient comment contrôler le cuivre jusqu’au niveau des couches atomiques individuelles.

c. La connexion initiale entre les tranches est une faible liaison hydrogène. Après recuit, la connexion devient une forte liaison covalente. Les chercheurs s'attendent à ce que l'utilisation d'un type de surface différent, tel que le carbonitrure de silicium, fournira davantage d'emplacements pour la formation de liaisons chimiques, ce qui entraînera une connexion plus forte entre les tranches.

d. La dernière étape du collage hybride peut prendre des heures et nécessite des températures élevées. Les chercheurs espèrent abaisser la température et raccourcir la durée du processus.

e. Bien que le cuivre sur les deux tranches soit pressé l'un contre l'autre pour former une connexion électrique, les limites des grains du métal ne se croisent généralement pas d'un côté à l'autre. Les chercheurs tentent de former de grosses particules de cuivre monocristallines aux limites pour améliorer la conductivité et la stabilité.

La liaison hybride peut soit connecter une seule puce d'une taille unique à une tranche remplie de puces de plus grande taille, soit lier ensemble deux tranches entières de même taille. Bien entendu, ce dernier procédé est plus mature que le premier, en partie à cause de son utilisation dans les puces d’appareil photo. Par exemple, les ingénieurs de l'organisation européenne de recherche en microélectronique Imec ont créé certaines des liaisons plaquette à plaquette les plus denses jamais produites, avec des distances de liaison (ou pas) de seulement 400 nanomètres. Mais Imec n’a atteint qu’un pas de liaison puce-plaquette de 2 microns.

Il s'agit d'une énorme amélioration par rapport aux puces 3D avancées en production aujourd'hui (le pas de connexion est d'environ 9 microns). Et c’est un plus grand pas en avant que la génération précédente de technologie : des « microbosses » de soudure, espacées de plusieurs dizaines de microns.

"Une fois l'équipement disponible, il est plus facile d'aligner des tranches sur des tranches que d'aligner des puces sur des tranches. La plupart des processus microélectroniques sont effectués sur la tranche entière", a déclaré Jean-Charles, responsable de l'intégration et de la science du conditionnement à l'institut de recherche français CEA Leti. Souriau. Mais la technologie puce à plaquette (ou puce à plaquette) peut briller dans les processeurs haut de gamme, tels que ceux d'AMD, qui utilise la nouvelle technologie pour assembler les cœurs de calcul et les caches dans ses processeurs avancés et ses accélérateurs d'IA.

Pour rapprocher de plus en plus l’espacement dans les deux cas, les chercheurs se sont concentrés sur le fait de rendre les surfaces plus plates, permettant aux tranches liées de mieux adhérer les unes aux autres et de réduire la durée et la complexité globales du processus. Réussir cela pourrait révolutionner la façon dont les puces sont conçues.

WoW, réduisez l'espacement

Des recherches récentes sur des tranches sur tranche (WoW) ont permis d'obtenir les pas les plus serrés - environ 360 nanomètres à 500 nanomètres - ce qui implique de consacrer beaucoup d'efforts à un seul objectif : la planéité. Pour assembler deux tranches avec une précision de 100 nanomètres, la tranche entière doit être presque entièrement plate. S'il est même légèrement plié ou tordu, la pièce entière ne se connectera pas.

La planarisation de la plaquette nécessite un processus appelé planarisation chimico-mécanique (CMP). Il est essentiel à la fabrication des puces, en particulier pour produire les couches d'interconnexion situées au-dessus des transistors.

« Le CMP est un paramètre critique du collage hybride que nous devons contrôler », a déclaré Souriau. Les résultats présentés à l'ECTC montrent que le CMP est porté à un autre niveau, non seulement en planarisant l'ensemble de la tranche, mais en réduisant également la rondeur de la couche isolante entre les plages de cuivre au niveau nanométrique pour assurer de meilleures connexions.

D'autres chercheurs s'efforcent de garantir que ces pièces plates puissent être reliées entre elles de manière suffisamment solide. Ils ont essayé d’utiliser différents matériaux de surface, tels que le carbonitrure de silicium au lieu de l’oxyde de silicium, et ont utilisé différents protocoles pour activer chimiquement la surface. Initialement, lorsque des tranches ou des puces sont pressées ensemble, elles sont maintenues ensemble par des liaisons hydrogène relativement faibles, et la préoccupation est de savoir si elles resteront en place au cours des étapes de traitement ultérieures. Après avoir été connectées, la tranche et la puce sont chauffées lentement, un processus appelé recuit, conçu pour former des liaisons chimiques plus fortes. La force de ces liens – et même la manière de les comprendre – fait l’objet d’une grande partie des recherches présentées à l’ECTC.

La force de liaison finale provient en partie des connexions en cuivre. L'étape de recuit provoque l'expansion du cuivre au niveau des interstices, formant des ponts conducteurs. Seung Ho Hahn de Samsung explique qu'il est essentiel de contrôler la taille de l'écart. Développez trop peu et le cuivre ne fusionnera pas, développez trop et la plaquette sera écartée. C'est une question d'échelle nanométrique, et Hahn rend compte de travaux sur un nouveau processus chimique qui, espère-t-il, permettra d'y parvenir en éliminant une couche atomique de cuivre à la fois.

La qualité de la connexion est également importante. Le métal dans les interconnexions des puces n’est pas un seul cristal ; il est plutôt constitué de nombreux grains orientés dans des directions différentes. Même après l'expansion du cuivre, les limites des grains du métal ne s'étendent généralement pas d'un côté à l'autre. Ce croisement doit réduire la résistance de la connexion et augmenter sa fiabilité. Des chercheurs de l’Université de Tohoku au Japon rapportent un nouveau schéma métallurgique qui pourrait à terme produire de grands monocristaux de cuivre dépassant les frontières. "C'est un énorme changement", a déclaré Takafumi Fukushima, professeur agrégé à l'université de Tohoku au Japon. "Nous analysons actuellement les raisons de cette situation."

D'autres expériences discutées à l'ECTC se sont concentrées sur la simplification du processus de collage. Certains ont tenté d'abaisser la température de recuit nécessaire à la formation des liaisons (généralement autour de 300 °C) afin de minimiser le risque d'endommagement de la puce dû à un chauffage prolongé. Les chercheurs d'Applied Materials décrivent les progrès d'une méthode qui peut réduire considérablement le temps requis pour le recuit, de quelques heures à seulement 5 minutes.

Excellente vache

Imec utilise la gravure au plasma pour couper les copeaux et leur donner des coins chanfreinés. Cette technologie élimine les contraintes mécaniques pouvant gêner le collage.

Actuellement, la liaison hybride puce sur plaquette (CoW) est plus utile aux fabricants de processeurs et de GPU avancés : elle permet aux fabricants de puces d'empiler des chipsets de différentes tailles et de lier chaque puce avant de la lier à une autre. ça ne pose pas de problèmes. Après tout, une pièce défectueuse peut détruire tout un processeur coûteux.

Mais CoW présente toutes les difficultés de WoW, avec moins d'options pour les atténuer. Par exemple, CMP est conçu pour aplatir les tranches, et non les puces individuelles. Une fois que la puce est découpée dans la tranche source et testée, il reste moins de choses à faire pour améliorer sa préparation à la liaison.

Néanmoins, des chercheurs d'Intel ont signalé une liaison hybride CoW avec un pas de 3 μm et, comme mentionné ci-dessus, une équipe d'Imec a réussi à atteindre un pas de 2 μm, principalement en rendant les puces transférées très plates alors qu'elles étaient encore attachées aux tranches et en les gardant propres tout au long du processus. .

Les deux équipes ont utilisé la gravure au plasma pour couper les copeaux, plutôt que la méthode de sciage courante (lame). Contrairement au sciage, la gravure plasma n’entraîne pas d’écaillage des bords, créant ainsi des débris qui pourraient interférer avec la connexion. Cela a également permis à l'équipe Imec de façonner la puce, créant des coins chanfreinés pour soulager les contraintes mécaniques qui pourraient endommager les connexions.

La liaison hybride CoW est essentielle pour l'avenir de la mémoire à large bande passante (HBM), selon plusieurs chercheurs de l'ECTC. Le HBM est une pile de puces DRAM au-dessus de la puce logique de contrôle (actuellement 8 à 12 puces). HBM est souvent placé dans le même package que les GPU haut de gamme et est essentiel au traitement des données massives nécessaires à l'exécution de grands modèles de langage tels que ChatGPT. Aujourd'hui, les matrices HBM sont empilées à l'aide de la technologie microbump, de sorte qu'il y a de minuscules billes de soudure entourées de charges organiques entre chaque couche.

Mais à mesure que l’IA augmente encore les besoins en mémoire, les fabricants de DRAM espèrent empiler 20 couches ou plus dans les puces HBM. Le volume occupé par les microbosses signifie que ces piles peuvent rapidement devenir trop hautes pour s'intégrer correctement dans le package GPU. La liaison hybride réduit la hauteur du HBM et facilite l'élimination de l'excès de chaleur de l'emballage, car la résistance thermique entre les couches sera plus petite.

À l'ECTC, les ingénieurs de Samsung ont démontré que la liaison hybride pouvait produire une pile HBM à 16 couches. "Je pense que des piles de plus de 20 couches peuvent être créées à l'aide de cette technologie", a déclaré Hyeonmin Lee, ingénieur principal chez Samsung. D'autres nouvelles technologies CoW contribuent également à apporter une liaison hybride à la mémoire à large bande passante.

Souriau a déclaré que des chercheurs du CEA Leti exploraient la technologie dite d'auto-alignement. Cela contribuera à garantir une bonne connexion CoW en utilisant uniquement des processus chimiques. Certaines parties de chaque surface seront rendues hydrophobes, tandis que d’autres parties seront rendues hydrophiles, provoquant le glissement automatique de la surface.

À l'ECTC, des chercheurs de l'Université Northeastern et de Yamaha Robotics ont rapporté avoir travaillé sur un schéma similaire, utilisant la tension superficielle de l'eau pour aligner des tampons de 5 µm sur des puces DRAM expérimentales avec une précision supérieure à 50 nm.

Limite supérieure de liaison mixte

Les chercheurs continueront presque certainement à réduire l’espacement des connexions hybrides. Han-Jong Chia, chef de projet de systèmes d'orientation chez TSMC, a déclaré : « Le pas WoW de 200 nm est non seulement possible, mais également idéal. » TSMC prévoit de lancer une technologie appelée alimentation électrique arrière d'ici deux ans. Intel prévoit d'atteindre le même objectif d'ici la fin de cette année. Cette technologie place les interconnexions d'alimentation de la puce sous la surface du silicium plutôt qu'au-dessus.

Les chercheurs de TSMC ont calculé qu'en excluant ces conduits d'alimentation, la couche supérieure pourrait mieux se connecter à des plots de liaison hybrides plus petits. La transmission alimentée par l'arrière utilisant des plots liés de 200 nm réduira tellement la capacité de la connexion 3D que les mesures d'efficacité énergétique et de vitesse du signal seront 8 fois meilleures que ce qui peut être obtenu en utilisant des plots liés de 400 nm.

La liaison hybride puce sur plaquette est plus utile que la liaison plaquette sur plaquette, car elle permet de placer une puce de taille unique sur une plaquette de puce plus grande. Cependant, la densité de connexion réalisable est inférieure à celle d'une liaison sur tranche.

Chia a déclaré qu'à un moment donné dans le futur, si le pas de liaison diminuait davantage, les blocs de circuits « repliés » pourraient devenir pratiques. Certaines des connexions désormais longues au sein du bloc pourront peut-être emprunter des raccourcis verticaux, accélérant ainsi le calcul et réduisant la consommation d'énergie.

De plus, la liaison hybride ne se limite pas au silicium. « Il y a eu beaucoup de progrès aujourd’hui avec le silicium sur des tranches de silicium, mais nous étudions également les liaisons hybrides entre des tranches de nitrure de gallium et de silicium et des tranches de verre… tout est possible », a déclaré Souriau du CEA Leti. Ils ont même proposé une liaison hybride pour le quantique. puces informatiques, qui consistent à aligner et à lier du niobium supraconducteur au lieu du cuivre.

Contenu de référence : https://spectrum.ieee.org/hybrid-bonding Retournez à Sohu pour en voir plus