nuntium

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

ChipBench dolor submissionem
Qubits |

Physica layout capitis chippis novam aestimationem habet quae directe demonstrat in indicibus perficiendis!

MIRA Lab Universitatis Scientiae et Technologiae Sinarum et Arcae Laboratorii Huawei Noe coniunctim emisit novam aestimationem compage et notitiae positae, quae fons est omnino aperta.

Cum hoc signarum statuto, quaestio de repugnantibus indicibus layout et finis finalis ad finem perficiendi, princeps turpis sed humilis PPA effectus, expectatur solvendum.

In chip design;electronic design automation(EDA) crucialus nexus est ac "mater chippis" in industria cognoscitur, et assula corporalis extensionis (Placement) clavis est gradus.

Chip physica problema layout problematum NP-difficile est. Homines AI ad hoc opus faciendum uti conati sunt, sed defectus est regulae efficax aestimationis.

Traditionalis aestimatio scala, procuratoris metrici, quamvis facile ad calculandum, significanter saepe differt ab ultimo fine ad finem persecutionis chip.

Ad hunc intervallum pontem, MIRA Lab Universitatis Scientiae et Technologiae Sinarum et Huawei's Arcae Laboratorii Noahi hoc propositum vocatum coniunctim dimisit.ChiPBenchaestimatio compage et notitiae actis ponit.

Cum launch ChiPBench, multa vitia auctor etiam invenit in algorithmo currenti chippis et admonuit inquisitores pertinet tempus esse novas algorithmos evolvere.

Chip design processum spectat challenges

Secundum "Lex Moore", scala circulorum integralium (IC) increvit exponentialiter, inauditum provocationes ponens ad consilium assupandum.

Ut hanc multiplicitatem augere posset, instrumenta EDA emerserunt, magnum auxilium ferramentis fabrum praebens.

Instrumenta EDA automatice varios gradus complere possunt in fabrica operis operis chippis, inclusa summus gradus synthesis, synthesis logica, consilium corporis, probatio et verificationis.

Inter eos, extensionis assationis magni momenti est gradus, et haec scaena in duas gradus subaequales dividi potest, in extensione tortoris et in layout cellularum vexillum.

MACRON propositum est clavis exitus in amplissima integratione corporis (VLSI) et maxime involvit ordinationem partium ampliorum sicut generantium SRAM et horologii, saepe macros appellatos.

Haec scaena notabilis ictum in altiore extensione chip et consilio parametri magni momenti sicut filum longum, potentia consummatio et area.

In subsequenti mensura unitatis extensionis in scaena, quae tractanda est, ordinatio iunctorum majorum et minorum est.

Fere modi, qualia optimae compositionis et solutionis in hoc statu adhibentur ad optimize extensionis collocationem, intervallum inter unitates extenuant, fundamentum bonum pone ad opus sequens wiring, et operandi operandi optimize inter se connectunt aliquatenus.

Chip layout manually manu facta ab hominibus professionalibus excogitantibus, quae non solum multum roboris consumit, sed etiam multum peritiae praeviae requirit.

Multi ergo modi automationis designati, praesertim intelligentiae artificialis-algorithmi fundatae, ad automate hunc processum ortae sunt.

Attamen, ob longos laboris fluxus assationis, aestimatio horum algorithmorum plerumque in facili ad calculos intermedios ineundos tendit (sicut filum dimidia perimetri longitudinis HPWL, densi- tatis cellae, etc.), sed hae metrici saepe sunt. connectuntur cum fine ad finem (i.e. est quidam gradus declinationis in PPA designato finali).

Ex una parte, ob diuturnam machinam operis laboris, finem ad finem obtinendum solutionis solutionis assationis datae multam requirit operandi machinationem. Eodem tempore auctor invenit directe utentem apertam fontem EDA tools et data plerumque finem obtinere non possunt.

Ob has causas, AI-substructio chippis algorithmi exsistentes simplicibus ac facilibus promptis intermediis procuratoribus metricis utuntur ad eruditorum exempla erudienda et aestimanda.

Ex altera vero parte, cum index PPA multas rationes referat quae in praecedentibus non plene consideratae sunt;Gravis medium intermedium metrics et finales PPA scuta。

Hoc igitur hiatus valde limitat applicationem intellegentiae artificialis existendi algorithmorum substructio in missionibus industrialibus actualibus.

Finem-ad-finem amet chip perficientur

Causam huius lacunae credit auctor essePrima data occidit oversimplification。

Exempli gratia, usus divulgatus Bookshelf format exemplum repraesentativum "oversimplificationis".

Etsi nonnullae notitiae subsequentes LEF/DEF lima praebent ac necessarias tabulas ad gradus subsequentes currendam necessarias sunt, tamen limitatum numerum circumeuntium continent et informationes indigentium instrumentorum aliquo fonte aperto requisito (ut OpenROAD).

Exempli causa, definitiones quiddam elementi requirebant pro synthesi horologii ligni a fasciculis bibliothecarum desiderantibus, et definitiones tabulatorum in LEF fasciculi imperfecti erant, impeditio operis in periodo excitando.

Ad has quaestiones scribendas, auctoris dataset construxit notitias comprehendens corporis exsequendi totius processus.

Dataset tegit designationes in varias regiones, inter partes ut CPUs, GPUs, interfaces retis, technologiae imaginum processus, cogitationes IoT, unitates cryptographicae et microcontrolers.

Auctores sex status artis artificialis intelligentiae substructio chippis algorithmi physici de his instituti sunt, et eventus singulorum punctorum algorithm ad exsequendam physicam laboris fluxum per vexillum input/output formatorum ad effectum deducendi contexuerunt. .

Prima data copia generatur utens Verilog lima ut rudis notitia. OpenROAD synthesin logicam facit et has descriptiones altas in retiaculas convertit, nexus electricas inter elementa ambitus explicat.

OpenROAD instrumentum tabulatum integratum tum hoc netlist utitur ad configurandum physicam extensionem circuli in Pii.

OpenROAD consilium generatum in area consilio scaenae in LEF/DEF vertit ut faciliorem applicationem extensionis algorithmorum sequentium.

Eodem tempore, auctor totam EDA consilium processum per OpenROAD perfecit, et notitias in extensione, ligno sincere synthesin generatas, et in gradibus subsequentibus wiring.

ChipBench notitiae copiae omnia instrumentorum instrumentorum quae ad singulas processus corporis designandi requiruntur.

Cum algorithmum pro periodo extensionis aestimandis, lima ex priori periodo initus ad algorithmum aestimationis inserviunt. Algorithmus haec imaginum inputatio processuum, files output respondentes generat, ac deinde has limas outputas in consilium fluunt OpenROAD integrat.

Ultimo, dataset nuntiabit metricos effectus inter TNS, WNS, aream et consumptionem potentiae praebere finem comprehensivum-ad-finem aestimationem perficiendi.

Hic accessus praebet comprehensivam aestimationem metricam quae metiatur ictum algorithmi certae scaenae in finali consilio optimizationis effectus chippis, ut constantiam metri aestimationis impendat et limites evitando in metri simplicibus tantum in uno stadio confisus sit.

Haec aestimatio methodus ad optimam et progressionem variarum algorithmarum faciliorem reddit et efficit ut incrementa algorithmus in emendationes actuales faciendas in consiliorum chippis transferri possint. Simul, per validam probationem ac meliorationem compage, progressionem efficacioris et efficacioris instrumenti aperti fons EDA promovet.

Chip layout postulat progressionem novorum algorithmorum

Utens supra workfluxus, auctor varias astutiae intelligentiae substructio astutiae aestimavit layout algorithmarum, in iis SA, WireMask-EA, DREAMPLACE, AutoDMP, MaskPlace, ChiPFormer et defaltam algorithm in OpenROAD.

Auctores finem-ad-finem harum algorithmarum aestimationem faciunt et ultimam metricam observantiam referunt.

Praeterea eventus analysis reciproci ostendunt relationem inter MacroHPWL et indices finales effectus debiles esse, quod indicat MacroHPWL optimizing habere valde limitatum ictum in his indicibus faciendis.

Coniunctio Wirelength cum WNS et TNS etiam infirma est. Hoc significat quod, etsi unum punctum algorithms prosperentur in indicibus intermediis optimizing ut Wirelength, solum certam rationem PPA indicator in finali corporis exsecutione emendare possunt, sed eam plene optimize non possunt.

Ideo opus est ut indices intermedios aptiores invenias qui cum proposita actualia PPA melius correlativorum possint.

Auctoris aestimatio eventus ostendit inconstantiam inter indices intermedios quos algorithmos currentes amet layout et effectus finales explicandi.

Pessimus leo diversae tabulae layout algorithms

Charta inscriptio:
https://arxiv.org/abs/2407.15026
GitHub：https://github.com/MIRALab-USTC/ChiPBench

Dataset:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D