новости

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Представление команды ChipBench
Кубиты | Публичный аккаунт QbitAI

Физическая компоновка чипа имеет новый стандарт оценки, который напрямую указывает на показатели производительности!

Лаборатория MIRA Университета науки и технологий Китая и лаборатория Ноева ковчега компании Huawei совместно выпустили новую систему оценки и набор данных, исходный код которых полностью открыт.

Ожидается, что с помощью этого набора стандартов будет решена проблема несогласованных показателей компоновки и конечной сквозной производительности, высоких оценок, но низкой производительности PPA.

В проектировании чиповавтоматизация электронного проектирования(EDA) является важнейшим звеном и известен в отрасли как «мать чипов», а физическая компоновка чипа (размещение) является ключевым шагом.

Проблема физической компоновки чипа является NP-сложной проблемой. Люди пытались использовать ИИ для выполнения этой работы, но эффективный стандарт оценки отсутствует.

Традиционная шкала оценки, прокси-метрики, хотя и легко рассчитывается, часто существенно отличается от конечной сквозной производительности чипа.

Чтобы восполнить этот пробел, лаборатория MIRA Университета науки и технологий Китая и лаборатория Ноева ковчега компании Huawei совместно выпустили проект под названиемChiPBenchструктура оценки и соответствующие наборы данных.

С запуском ChiPBench автор также обнаружил множество недостатков в текущем алгоритме компоновки микросхем и напомнил соответствующим исследователям, что пришло время разрабатывать новые алгоритмы.

Процесс проектирования чипов сталкивается с проблемами

Согласно «Закону Мура», масштабы интегральных схем (ИС) выросли в геометрической прогрессии, создавая беспрецедентные проблемы при проектировании микросхем.

Чтобы справиться с этой растущей сложностью, появились инструменты EDA, которые оказывают большую помощь инженерам аппаратного обеспечения.

Инструменты EDA могут автоматически выполнять различные этапы рабочего процесса проектирования микросхем, включая высокоуровневый синтез, логический синтез, физическое проектирование, тестирование и проверку.

Среди них важным этапом является компоновка микросхемы, и этот этап можно разделить на два подэтапа — компоновка макроса и компоновка стандартной ячейки.

Компоновка макросов является ключевой проблемой в физическом проектировании сверхкрупной интеграции (СБИС), в основном связанной с расположением более крупных компонентов, таких как SRAM и генераторы тактовых импульсов, часто называемых макросами.

Этот этап оказывает существенное влияние на общую компоновку чипа и важные параметры конструкции, такие как длина провода, потребляемая мощность и площадь.

На следующем этапе компоновки стандартных блоков необходимо разобраться с расположением более крупных и меньших стандартных блоков. Эти блоки являются основными компонентами цифрового проектирования.

Обычно на этом этапе используются такие методы, как комбинаторная оптимизация и решение, чтобы оптимизировать размещение компоновки, минимизировать расстояние между блоками, заложить хорошую основу для последующих работ по подключению и в определенной степени оптимизировать характеристики синхронизации соединений.

Компоновка микросхем традиционно выполняется вручную профессиональными дизайнерами, что не только требует большого количества рабочей силы, но и требует большого количества предварительных экспертных знаний.

Поэтому для автоматизации этого процесса было разработано множество методов автоматизации проектирования, особенно алгоритмы на основе искусственного интеллекта.

Однако из-за длительного рабочего процесса проектирования микросхем оценка этих алгоритмов обычно фокусируется на легко вычисляемых промежуточных показателях (таких как длина провода по половине периметра HPWL, плотность ячеек компоновки и т. д.), но эти показатели часто коррелирует со сквозной производительностью (т. е. в окончательно разработанном PPA существует определенная степень отклонения).

С одной стороны, из-за длительного рабочего процесса проектирования микросхем получение сквозной производительности для данного решения по компоновке микросхем требует большой инженерной работы по проектированию. В то же время автор обнаружил, что непосредственное использование существующих инструментов EDA с открытым исходным кодом. а наборы данных часто не могут обеспечить сквозную производительность.

По вышеуказанным причинам существующие алгоритмы компоновки микросхем на основе искусственного интеллекта используют простые и легко доступные промежуточные промежуточные метрики для обучения и оценки изученных моделей.

С другой стороны, поскольку показатель PPA отражает множество аспектов, которые не были полностью учтены на предыдущих этапах,Серьезный разрыв между показателями агентства и окончательными целями PPA。

Таким образом, этот пробел сильно ограничивает применение существующих алгоритмов компоновки на основе искусственного интеллекта в реальных промышленных сценариях.

Сквозная оценка производительности чипа

Автор полагает, что причина такого разрыва в том, чтоЧрезмерное упрощение ранних наборов данных。

Например, широкое использование формата «Книжная полка» является типичным примером «чрезмерного упрощения». Результаты макета в этом формате не подходят для последующих этапов проектирования и не могут обеспечить эффективный окончательный дизайн.

Хотя некоторые последующие наборы данных содержат файлы LEF/DEF и необходимые файлы, необходимые для запуска последующих этапов, они по-прежнему содержат ограниченное количество схем и не содержат информации, необходимой для некоторых инструментов с открытым исходным кодом (таких как OpenROAD).

Например, в файлах библиотеки отсутствовали определения элементов буфера, необходимые для синтеза дерева тактовой частоты, а определения слоев в файлах LEF были неполными, что затрудняло работу на этапе маршрутизации.

Чтобы решить эти проблемы, авторы создали набор данных, содержащий исчерпывающую информацию о физической реализации всего процесса.

Набор данных охватывает проекты в различных областях, включая такие компоненты, как центральные и графические процессоры, сетевые интерфейсы, технологии обработки изображений, устройства Интернета вещей, криптографические устройства и микроконтроллеры.

Авторы реализовали в этих проектах шесть современных алгоритмов физической компоновки микросхем на основе искусственного интеллекта и соединили результаты каждого одноточечного алгоритма с рабочим процессом физической реализации через стандартные форматы ввода/вывода для получения окончательных результатов PPA. .

Исходный набор данных генерируется с использованием файлов Verilog в качестве необработанных данных. OpenROAD выполняет логический синтез и преобразует эти высокоуровневые описания в списки соединений, детализируя электрические соединения между элементами схемы.

Интегрированный инструмент планирования этажа OpenROAD затем использует этот список соединений для настройки физической компоновки схемы на кристалле.

OpenROAD преобразует проект, созданный на этапе планирования этажа, в файлы LEF/DEF, чтобы облегчить применение последующих алгоритмов планировки.

В то же время автор завершил весь процесс проектирования EDA с помощью OpenROAD и сгенерировал данные, включая макет, синтез временного дерева и подключение на последующих этапах.

Набор данных ChipBench содержит все наборы инструментов проектирования, необходимые для каждого этапа процесса физического проектирования.

При оценке алгоритма этапа компоновки выходные файлы предыдущего этапа служат входными данными для алгоритма оценки. Алгоритм обрабатывает эти входные файлы, генерирует соответствующие выходные файлы, а затем интегрирует эти выходные файлы в процесс проектирования OpenROAD.

В конечном итоге набор данных будет сообщать о показателях производительности, включая TNS, WNS, площадь и энергопотребление, чтобы обеспечить комплексную сквозную оценку производительности.

Этот подход обеспечивает комплексный набор показателей оценки, которые позволяют измерить влияние конкретного этапа алгоритма на окончательный эффект оптимизации конструкции микросхемы, обеспечивая согласованность показателей оценки и избегая ограничений, связанных с использованием только упрощенных показателей для одного этапа.

Этот метод оценки облегчает оптимизацию и разработку различных алгоритмов и гарантирует, что улучшения алгоритмов могут быть преобразованы в реальные улучшения производительности в конструкциях микросхем. В то же время, благодаря мощной системе тестирования и улучшения, он способствует разработке более эффективных и действенных инструментов EDA с открытым исходным кодом.

Компоновка микросхем требует разработки новых алгоритмов

Используя описанный выше рабочий процесс, автор оценил различные алгоритмы компоновки микросхем на основе искусственного интеллекта, включая SA, WireMask-EA, DREAMPlace, AutoDMP, MaskPlace, ChiPFormer и алгоритм по умолчанию в OpenROAD.

Авторы проводят сквозную оценку этих алгоритмов и сообщают окончательные показатели производительности.

Кроме того, результаты корреляционного анализа показывают, что корреляция между MacroHPWL и итоговыми показателями производительности очень слабая, что указывает на то, что оптимизация MacroHPWL оказывает весьма ограниченное влияние на эти показатели производительности.

Корреляция длины провода с WNS и TNS также слаба. Это означает, что даже если некоторые одноточечные алгоритмы успешны в оптимизации промежуточных индикаторов, таких как Wirelength, они могут улучшить только определенный аспект индикатора PPA в окончательной физической реализации, но не могут оптимизировать его полностью.

Поэтому существует необходимость найти более подходящие промежуточные показатели, которые могут лучше коррелировать с фактическими целями ППА.

Результаты оценки автора показывают несоответствие между промежуточными показателями, подчеркиваемыми текущими основными алгоритмами компоновки, и конечными результатами производительности. Эти результаты подчеркивают необходимость разработки алгоритмов компоновки с новой точки зрения.

△Худшая временная диаграмма различных алгоритмов компоновки

Бумажный адрес:
https://arxiv.org/abs/2407.15026
GitHub: https://github.com/MIRALab-USTC/ChiPBench

Набор данных:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D