2024-08-12
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Einreichung des ChipBench-Teams
Qubits |. Öffentliches Konto QbitAI
Das physische Layout des Chips verfügt über einen neuen Bewertungsstandard, der direkt auf Leistungsindikatoren hinweist!
MIRA Lab der University of Science and Technology of China und das Noah's Ark Laboratory von Huawei haben gemeinsam ein neues Bewertungsframework und einen neuen Datensatz veröffentlicht, der vollständig Open Source ist.
Mit diesem Satz von Standards soll das Problem der inkonsistenten Layoutindikatoren und der endgültigen End-to-End-Leistung (hohe Punktzahlen, aber niedrige PPA-Leistung) gelöst werden.
Im Chip-Design,Automatisierung des elektronischen Designs(EDA) ist ein entscheidendes Bindeglied und wird in der Branche als „Mutter der Chips“ bezeichnet. Das physische Layout des Chips (Platzierung) ist ein wichtiger Schritt.
Das Problem des physischen Chip-Layouts ist ein NP-schweres Problem. Man hat versucht, KI für diese Arbeit zu nutzen, aber es fehlt ein wirksamer Bewertungsstandard.
Die traditionelle Bewertungsskala, Proxy-Metriken, ist zwar leicht zu berechnen, weicht jedoch häufig erheblich von der endgültigen Gesamtleistung des Chips ab.
Um diese Lücke zu schließen, haben das MIRA Lab der Universität für Wissenschaft und Technologie Chinas und das Noah’s Ark Laboratory von Huawei gemeinsam dieses Projekt namens „ChiPBenchBewertungsrahmen und zugehörige Datensätze.
Mit der Einführung von ChiPBench entdeckte der Autor auch viele Mängel im aktuellen Chip-Layout-Algorithmus und erinnerte relevante Forscher daran, dass es an der Zeit ist, neue Algorithmen zu entwickeln.
Nach dem „Mooreschen Gesetz“ ist die Größe integrierter Schaltkreise (ICs) exponentiell gewachsen, was das Chipdesign vor beispiellose Herausforderungen stellt.
Um dieser wachsenden Komplexität gerecht zu werden, sind EDA-Tools entstanden, die Hardware-Ingenieuren eine große Hilfe bieten.
EDA-Tools können verschiedene Schritte im Chip-Design-Workflow automatisch abschließen, darunter High-Level-Synthese, Logiksynthese, physikalisches Design, Tests und Verifizierung.
Unter diesen ist das Chip-Layout ein wichtiger Schritt, und diese Phase kann in zwei Unterphasen unterteilt werden: Makro-Layout und Standard-Zellen-Layout.
Das Makrolayout ist ein zentrales Thema beim physikalischen Design von Very Large Scale Integration (VLSI) und umfasst hauptsächlich die Anordnung größerer Komponenten wie SRAM und Taktgeneratoren, die oft als Makros bezeichnet werden.
Diese Phase hat erhebliche Auswirkungen auf das Gesamtlayout des Chips und wichtige Designparameter wie Drahtlänge, Stromverbrauch und Fläche.
In der darauffolgenden Phase des Standardeinheitenlayouts muss man sich mit der Anordnung größerer und kleinerer Standardeinheiten befassen. Diese Einheiten sind die Grundbestandteile des digitalen Designs.
Normalerweise werden in dieser Phase Methoden wie kombinatorische Optimierung und Lösung eingesetzt, um die Platzierung des Layouts zu optimieren, den Abstand zwischen Einheiten zu minimieren, eine gute Grundlage für nachfolgende Verkabelungsarbeiten zu schaffen und die Timing-Leistung der Verbindung bis zu einem gewissen Grad zu optimieren.
Das Chip-Layout wird traditionell manuell von menschlichen professionellen Designern durchgeführt, was nicht nur viel Arbeitskraft verbraucht, sondern auch viel Experten-Vorwissen erfordert.
Daher wurden viele Designautomatisierungsmethoden, insbesondere auf künstlicher Intelligenz basierende Algorithmen, entwickelt, um diesen Prozess zu automatisieren.
Aufgrund des langen Arbeitsablaufs des Chip-Designs konzentriert sich die Bewertung dieser Algorithmen jedoch normalerweise auf einfach zu berechnende Zwischen-Proxy-Metriken (z. B. Halbumfangsdrahtlänge HPWL, Layout-Zellendichte usw.), diese Metriken sind jedoch häufig korreliert mit der End-to-End-Leistung (d. h. es gibt ein gewisses Maß an Abweichung im endgültig entworfenen PPA).
Einerseits erfordert die Erzielung einer durchgängigen Leistung für eine bestimmte Chip-Layout-Lösung aufgrund des langwierigen Chip-Design-Workflows viel technische Designarbeit. Gleichzeitig stellte der Autor fest, dass die direkte Verwendung vorhandener Open-Source-EDA-Tools erforderlich ist und Datensätze können oft keine durchgängige Leistung erzielen.
Aus den oben genannten Gründen verwenden bestehende KI-basierte Chip-Layout-Algorithmen einfache und leicht verfügbare Zwischen-Proxy-Metriken, um die gelernten Modelle zu trainieren und auszuwerten.
Da der PPA-Indikator andererseits viele Aspekte widerspiegelt, die in früheren Phasen nicht vollständig berücksichtigt wurden,Erhebliche Lücke zwischen Agenturkennzahlen und endgültigen PPA-Zielen。
Daher schränkt diese Lücke die Anwendung bestehender auf künstlicher Intelligenz basierender Layout-Algorithmen in tatsächlichen Industrieszenarien erheblich ein.
Der Autor glaubt, dass der Grund für diese Lücke darin liegtZu starke Vereinfachung früher Datensätze。
Beispielsweise ist die weit verbreitete Verwendung des Bookshelf-Formats ein repräsentatives Beispiel für eine „übermäßige Vereinfachung“. Die Layoutergebnisse in diesem Format sind für nachfolgende Entwurfsphasen nicht geeignet und können kein effektives Enddesign erreichen.
Obwohl einige nachfolgende Datensätze LEF/DEF-Dateien und die für die Ausführung nachfolgender Phasen erforderlichen Dateien bereitstellen, enthalten sie immer noch eine begrenzte Anzahl von Schaltkreisen und es fehlen ihnen die Informationen, die für einige Open-Source-Tools (z. B. OpenROAD) erforderlich sind.
Beispielsweise fehlten in den Bibliotheksdateien Pufferelementdefinitionen, die für die Taktbaumsynthese erforderlich sind, und Layerdefinitionen in den LEF-Dateien waren unvollständig, was die Arbeit während der Routing-Phase erschwerte.
Um diese Probleme anzugehen, haben die Autoren einen Datensatz erstellt, der umfassende Informationen zur physischen Implementierung des gesamten Prozesses enthält.
Der Datensatz deckt Designs in verschiedenen Bereichen ab, darunter Komponenten wie CPUs, GPUs, Netzwerkschnittstellen, Bildverarbeitungstechnologien, IoT-Geräte, kryptografische Einheiten und Mikrocontroller.
Die Autoren führten sechs hochmoderne, auf künstlicher Intelligenz basierende physische Chip-Layout-Algorithmen für diese Designs aus und verknüpften die Ergebnisse jedes Einzelpunktalgorithmus über Standard-Eingabe-/Ausgabeformate mit dem physischen Implementierungsworkflow, um die endgültigen PPA-Ergebnisse zu erhalten . .
Der anfängliche Datensatz wird mithilfe von Verilog-Dateien als Rohdaten generiert. OpenROAD führt eine Logiksynthese durch und wandelt diese High-Level-Beschreibungen in Netzlisten um, die die elektrischen Verbindungen zwischen Schaltkreiselementen detailliert beschreiben.
Das integrierte Grundrissplanungstool von OpenROAD verwendet diese Netzliste dann, um das physische Layout der Schaltung auf dem Silizium zu konfigurieren.
OpenROAD wandelt den in der Grundrissplanungsphase erstellten Entwurf in LEF/DEF-Dateien um, um die Anwendung nachfolgender Layout-Algorithmen zu erleichtern.
Gleichzeitig schloss der Autor den gesamten EDA-Designprozess über OpenROAD ab und generierte in den nachfolgenden Phasen Daten einschließlich Layout, Timing-Tree-Synthese und Verkabelung.
Der ChipBench-Datensatz enthält alle Design-Toolkits, die für jede Phase des physischen Designprozesses erforderlich sind.
Bei der Evaluierung des Algorithmus für die Layoutphase dienen die Ausgabedateien der vorherigen Phase als Eingabe für den Evaluierungsalgorithmus. Der Algorithmus verarbeitet diese Eingabedateien, generiert entsprechende Ausgabedateien und integriert diese Ausgabedateien dann in den OpenROAD-Entwurfsablauf.
Letztendlich wird der Datensatz Leistungsmetriken wie TNS, WNS, Fläche und Stromverbrauch melden, um eine umfassende End-to-End-Leistungsbewertung zu ermöglichen.
Dieser Ansatz bietet einen umfassenden Satz von Bewertungsmetriken, mit denen die Auswirkung eines bestimmten Stufenalgorithmus auf den endgültigen Optimierungseffekt des Chipdesigns gemessen werden kann. Dadurch wird die Konsistenz der Bewertungsmetriken sichergestellt und die Einschränkungen vermieden, die sich aus der alleinigen Verwendung vereinfachter Metriken für eine einzelne Stufe ergeben.
Diese Bewertungsmethode erleichtert die Optimierung und Entwicklung verschiedener Algorithmen und stellt sicher, dass Algorithmusverbesserungen in tatsächliche Leistungsverbesserungen bei Chipdesigns umgesetzt werden können. Gleichzeitig fördert es durch ein leistungsstarkes Test- und Verbesserungs-Framework die Entwicklung effizienterer und effektiverer Open-Source-EDA-Tools.
Mithilfe des oben genannten Workflows evaluierte der Autor verschiedene auf künstlicher Intelligenz basierende Chip-Layout-Algorithmen, darunter SA, WireMask-EA, DREAMPlace, AutoDMP, MaskPlace, ChiPFormer und den Standardalgorithmus in OpenROAD.
Die Autoren führen eine End-to-End-Bewertung dieser Algorithmen durch und berichten über die endgültigen Leistungsmetriken.
Darüber hinaus zeigen die Ergebnisse der Korrelationsanalyse, dass die Korrelation zwischen MacroHPWL und den endgültigen Leistungsindikatoren sehr schwach ist, was darauf hindeutet, dass die Optimierung von MacroHPWL nur sehr begrenzte Auswirkungen auf diese Leistungsindikatoren hat.
Die Korrelation von Wirelength mit WNS und TNS ist ebenfalls schwach. Dies bedeutet, dass selbst wenn einige Einzelalgorithmen bei der Optimierung von Zwischenindikatoren wie Wirelength erfolgreich sind, sie möglicherweise nur einen bestimmten Aspekt des PPA-Indikators in der endgültigen physischen Implementierung verbessern, ihn jedoch nicht vollständig optimieren können.
Daher müssen geeignetere Zwischenindikatoren gefunden werden, die besser mit den tatsächlichen PPA-Zielen korrelieren können.
Die Bewertungsergebnisse des Autors zeigen die Inkonsistenz zwischen den von aktuellen Mainstream-Layout-Algorithmen hervorgehobenen Zwischenindikatoren und den endgültigen Leistungsergebnissen. Diese Ergebnisse unterstreichen die Notwendigkeit, Layout-Algorithmen aus einer neuen Perspektive zu entwickeln.
△Das schlechteste Timing-Diagramm verschiedener Layout-Algorithmen
Papieradresse:
https://arxiv.org/abs/2407.15026
GitHub: https://github.com/MIRALab-USTC/ChiPBench
Datensatz:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D
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