2024-08-12
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ChipBench 팀 제출
Qubits 공개 계정 QbitAI
칩의 물리적 레이아웃에는 성능 지표를 직접 가리키는 새로운 평가 표준이 있습니다!
중국 과학기술대학교 MIRA 연구소와 화웨이의 노아의 방주 연구소가 공동으로 완전한 오픈 소스인 새로운 평가 프레임워크와 데이터 세트를 발표했습니다.
이러한 표준 세트를 통해 일관성 없는 레이아웃 표시기 및 최종 엔드투엔드 성능 문제, 높은 점수를 받았지만 PPA 성능이 낮은 문제가 해결될 것으로 예상됩니다.
칩 설계에서는전자 설계 자동화(EDA)는 중요한 링크로 업계에서는 '칩의 어머니'로 알려져 있으며, 칩의 물리적 레이아웃(배치)이 핵심 단계입니다.
칩 물리적 레이아웃 문제는 NP-hard 문제로, 사람들은 이 작업을 AI를 사용하려고 시도했지만 효과적인 평가 표준이 부족합니다.
전통적인 평가 척도인 프록시 메트릭은 계산하기 쉽지만 칩의 최종 엔드투엔드 성능과 크게 다른 경우가 많습니다.
이러한 격차를 해소하기 위해 중국 과학기술대학교 MIRA 연구소와 화웨이의 노아의 방주 연구소가 공동으로 이 프로젝트를 출시했습니다.치피벤치평가 프레임워크 및 관련 데이터 세트.
저자는 ChiPBench 출시와 함께 현재 칩 레이아웃 알고리즘의 많은 단점도 발견하고 관련 연구자들에게 새로운 알고리즘을 개발해야 할 때임을 상기시켰습니다.
"무어의 법칙"에 따르면 집적 회로(IC)의 규모가 기하급수적으로 증가하여 칩 설계에 전례 없는 과제가 제기되었습니다.
이렇게 증가하는 복잡성에 대처하기 위해 EDA 도구가 등장하여 하드웨어 엔지니어에게 큰 도움을 제공합니다.
EDA 도구는 상위 수준 합성, 논리 합성, 물리적 설계, 테스트 및 검증을 포함하여 칩 설계 워크플로의 다양한 단계를 자동으로 완료할 수 있습니다.
그 중에서 칩 레이아웃은 중요한 단계이며, 이 단계는 매크로 레이아웃과 표준 셀 레이아웃이라는 두 가지 하위 단계로 나눌 수 있습니다.
매크로 레이아웃은 VLSI(Very Large Scale Integration) 물리적 설계의 주요 문제이며 주로 매크로라고 불리는 SRAM 및 클럭 생성기와 같은 대형 구성 요소의 배열과 관련됩니다.
이 단계는 칩의 전체 레이아웃과 와이어 길이, 전력 소비 및 면적과 같은 중요한 설계 매개변수에 상당한 영향을 미칩니다.
이후의 표준 유닛 레이아웃 단계에서는 디지털 디자인의 기본 구성 요소인 더 크고 작은 표준 유닛의 배열을 다루어야 합니다.
일반적으로 이 단계에서는 조합 최적화 및 해결과 같은 방법을 사용하여 레이아웃 배치를 최적화하고, 장치 간 거리를 최소화하고, 후속 배선 작업을 위한 좋은 기반을 마련하고, 상호 연결 타이밍 성능을 어느 정도 최적화합니다.
칩 레이아웃은 전통적으로 인간 전문 설계자가 수작업으로 수행해왔기 때문에 많은 인력이 소모될 뿐만 아니라 전문적인 사전 지식도 많이 필요합니다.
따라서 이러한 프로세스를 자동화하기 위해 많은 설계 자동화 방법, 특히 인공지능 기반 알고리즘이 개발되었습니다.
그러나 칩 설계의 긴 작업 흐름으로 인해 이러한 알고리즘의 평가는 일반적으로 계산하기 쉬운 중간 프록시 메트릭(예: 절반 둘레 와이어 길이 HPWL, 레이아웃 셀 밀도 등)에 중점을 두지만 이러한 메트릭은 종종 엔드투엔드 성능과 상관 관계가 있습니다(즉, 최종 설계된 PPA에는 어느 정도 편차가 있습니다).
한편으로는 긴 칩 설계 워크플로로 인해 특정 칩 레이아웃 솔루션에 대한 엔드 투 엔드 성능을 얻으려면 많은 엔지니어링 설계 작업이 필요합니다. 동시에 저자는 기존 오픈 소스 EDA 도구를 직접 사용한다는 사실을 발견했습니다. 데이터 세트는 종단 간 성능을 얻을 수 없는 경우가 많습니다.
위의 이유로 인해 기존 AI 기반 칩 레이아웃 알고리즘은 간단하고 쉽게 사용할 수 있는 중간 프록시 메트릭을 사용하여 학습된 모델을 훈련하고 평가합니다.
한편, PPA 지표는 이전 단계에서 충분히 고려되지 않은 많은 측면을 반영하므로,대행사 지표와 최종 PPA 목표 사이의 심각한 격차。
따라서 이러한 격차는 실제 산업 시나리오에서 기존 인공지능 기반 레이아웃 알고리즘의 적용을 크게 제한합니다.
저자는 이러한 격차가 발생하는 이유가 다음과 같다고 생각합니다.초기 데이터 세트의 과도한 단순화。
예를 들어, Bookshelf 형식의 광범위한 사용은 "과도한 단순화"의 대표적인 예입니다. 이 형식의 레이아웃 결과는 후속 설계 단계에 적합하지 않으며 효과적인 최종 디자인을 달성할 수 없습니다.
일부 후속 데이터 세트는 후속 단계를 실행하는 데 필요한 LEF/DEF 파일과 필수 파일을 제공하지만 여전히 제한된 수의 회로를 포함하고 일부 오픈 소스 도구(예: OpenROAD)에 필요한 정보가 부족합니다.
예를 들어, 클록 트리 합성에 필요한 버퍼 요소 정의가 라이브러리 파일에서 누락되었고 LEF 파일의 레이어 정의가 불완전하여 라우팅 단계에서 작업을 방해했습니다.
이러한 문제를 해결하기 위해 저자는 전체 프로세스에 대한 포괄적인 물리적 구현 정보가 포함된 데이터 세트를 구성했습니다.
데이터 세트는 CPU, GPU, 네트워크 인터페이스, 이미지 처리 기술, IoT 장치, 암호화 장치 및 마이크로 컨트롤러와 같은 구성 요소를 포함하여 다양한 영역의 설계를 다룹니다.
저자는 이러한 설계에 6개의 최첨단 인공지능 기반 칩 물리적 레이아웃 알고리즘을 실행하고, 각 단일 포인트 알고리즘의 결과를 표준 입출력 형식을 통해 물리적 구현 워크플로에 연결하여 최종 PPA 결과를 얻었습니다. .
초기 데이터 세트는 Verilog 파일을 원시 데이터로 사용하여 생성됩니다. OpenROAD는 논리 합성을 수행하고 이러한 상위 수준 설명을 넷리스트로 변환하여 회로 요소 간의 전기적 연결을 자세히 설명합니다.
OpenROAD의 통합 평면도 도구는 이 넷리스트를 사용하여 실리콘 회로의 물리적 레이아웃을 구성합니다.
OpenROAD는 평면도 단계에서 생성된 설계를 LEF/DEF 파일로 변환하여 후속 레이아웃 알고리즘 적용을 용이하게 합니다.
동시에 저자는 OpenROAD를 통해 전체 EDA 설계 프로세스를 완료하고 후속 단계에서 레이아웃, 타이밍 트리 합성, 배선을 포함한 데이터를 생성했습니다.
ChipBench 데이터 세트에는 물리적 설계 프로세스의 모든 단계에 필요한 모든 설계 툴킷이 포함되어 있습니다.
레이아웃 단계의 알고리즘을 평가할 때 이전 단계의 출력 파일은 평가 알고리즘의 입력 역할을 합니다. 알고리즘은 이러한 입력 파일을 처리하고 해당 출력 파일을 생성한 다음 이러한 출력 파일을 OpenROAD 설계 흐름에 통합합니다.
궁극적으로 데이터 세트는 TNS, WNS, 면적 및 전력 소비를 포함한 성능 지표를 보고하여 포괄적인 엔드투엔드 성능 평가를 제공합니다.
이 접근 방식은 최종 칩 설계 최적화 효과에 대한 특정 단계 알고리즘의 영향을 측정할 수 있는 포괄적인 평가 지표 세트를 제공하여 평가 지표의 일관성을 보장하고 단일 단계에 대해 단순화된 지표에만 의존하는 한계를 피합니다.
이 평가 방법은 다양한 알고리즘의 최적화 및 개발을 촉진하고 알고리즘 개선이 칩 설계의 실제 성능 개선으로 전환될 수 있도록 보장합니다. 동시에 강력한 테스트 및 개선 프레임워크를 통해 보다 효율적이고 효과적인 오픈 소스 EDA 도구의 개발을 촉진합니다.
저자는 위의 워크플로우를 사용하여 SA, WireMask-EA, DREAMPlace, AutoDMP, MaskPlace, ChiPFormer 및 OpenROAD의 기본 알고리즘을 포함한 다양한 인공지능 기반 칩 레이아웃 알고리즘을 평가했습니다.
저자는 이러한 알고리즘에 대한 엔드투엔드 평가를 수행하고 최종 성능 지표를 보고합니다.
또한, 상관분석 결과 MacroHPWL과 최종 성과지표간의 상관관계가 매우 약한 것으로 나타나 MacroHPWL 최적화가 이들 성과지표에 미치는 영향이 매우 제한적임을 알 수 있다.
Wirelength와 WNS 및 TNS의 상관관계도 약합니다. 이는 일부 단일 지점 알고리즘이 Wirelength와 같은 중간 지표를 최적화하는 데 성공하더라도 최종 물리적 구현에서 PPA 지표의 특정 측면만 개선할 수 있을 뿐 완전히 최적화할 수는 없음을 의미합니다.
따라서 실제 PPA 목표와 더 잘 연관될 수 있는 보다 적합한 중간 지표를 찾을 필요가 있습니다.
저자의 평가 결과는 현재 주류 레이아웃 알고리즘이 강조하는 중간 지표와 최종 성능 결과 사이의 불일치를 드러내며, 이러한 결과는 새로운 관점에서 레이아웃 알고리즘을 개발할 필요성을 강조합니다.
△다양한 레이아웃 알고리즘 중 최악의 타이밍 다이어그램
논문 주소:
https://arxiv.org/abs/2407.15026
GitHub：https://github.com/MIRALab-USTC/ChiPBench
데이터세트:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D
