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ChipBench チームの提出
パブリックアカウント QbitAI

チップの物理レイアウトには、性能指標を直接示す新しい評価基準があります。

中国科学技術大学のMIRA研究所とファーウェイのノアの方舟研究所は共同で、完全にオープンソースの新しい評価フレームワークとデータセットをリリースした。

この一連の標準により、一貫性のないレイアウト インジケーターと最終的なエンドツーエンド パフォーマンス、つまりスコアは高いが PPA パフォーマンスが低いという問題が解決されることが期待されます。

チップ設計では、電子設計の自動化(EDA) は重要なリンクであり、業界では「チップの母」として知られており、チップの物理レイアウト (配置) は重要なステップです。

チップの物理レイアウト問題は NP 困難な問題であり、この作業に AI を使用しようと試みられてきましたが、有効な評価基準が不足しています。

従来の評価スケールであるプロキシ メトリクスは、計算は簡単ですが、多くの場合、チップの最終的なエンドツーエンドのパフォーマンスとは大きく異なります。

このギャップを埋めるために、中国科学技術大学のMIRA研究所とファーウェイのノアの方舟研究所は共同でこのプロジェクトを発表した。チップベンチ評価フレームワークと関連データセット。

ChiPBench の発表により、著者は現在のチップ レイアウト アルゴリズムの多くの欠点も発見し、新しいアルゴリズムを開発する時期が来たことを関連研究者に思い出させました。

チップ設計プロセスは課題に直面している

「ムーアの法則」によれば、集積回路 (IC) の規模は飛躍的に増大し、チップ設計に前例のない課題をもたらしています。

この複雑化に対処するために、ハードウェア エンジニアに大きな助けとなる EDA ツールが登場しました。

EDA ツールは、高位合成、論理合成、物理設計、テスト、検証など、チップ設計ワークフローのさまざまなステップを自動的に完了できます。

その中でもチップレイアウトは重要なステップであり、この段階はマクロレイアウトとスタンダードセルレイアウトの2つのサブステージに分けることができます。

マクロ レイアウトは、超大規模集積回路 (VLSI) の物理設計における重要な問題であり、主に SRAM やクロック ジェネレーターなどのより大きなコンポーネント (マクロと呼ばれることが多い) の配置に関係します。

この段階は、チップ全体のレイアウトや、ワイヤの長さ、消費電力、面積などの重要な設計パラメータに大きな影響を与えます。

次の標準ユニットの配置段階では、デジタル設計の基本となる大小の標準ユニットの配置を行います。

通常、この段階では、組み合わせ最適化やソルバなどの手法を使用して、レイアウト配置を最適化し、ユニット間の距離を最小限に抑え、後続の配線作業のための良好な基盤を築き、相互接続のタイミング性能をある程度最適化します。

チップのレイアウトは従来、人間のプロの設計者によって手作業で行われてきましたが、これには多大な労力がかかるだけでなく、多くの専門知識が必要となります。

したがって、このプロセスを自動化するために、多くの設計自動化手法、特に人工知能ベースのアルゴリズムが開発されてきました。

ただし、チップ設計のワークフローは長いため、これらのアルゴリズムの評価は通常、計算が簡単な中間プロキシ メトリクス (半周ワイヤ長 HPWL、レイアウト セル密度など) に焦点を当てますが、これらのメトリクスは多くの場合、エンドツーエンドのパフォーマンスと相関関係があります (つまり、最終的に設計された PPA にはある程度の偏差があります)。

一方で、チップ設計のワークフローが長いため、特定のチップ レイアウト ソリューションでエンドツーエンドのパフォーマンスを得るには、多くのエンジニアリング設計作業が必要であると同時に、既存のオープンソース EDA ツールを直接使用する必要があることがわかりました。また、データセットではエンドツーエンドのパフォーマンスが得られないことがよくあります。

上記の理由により、既存の AI ベースのチップ レイアウト アルゴリズムは、シンプルで簡単に利用できる中間プロキシ メトリクスを使用して、学習されたモデルをトレーニングおよび評価します。

一方で、PPA指標はこれまでの段階では十分に考慮されていなかった多くの側面を反映しているため、代理店の指標と最終的な PPA 目標との間には深刻なギャップがある。

したがって、このギャップにより、実際の産業シナリオにおける既存の人工知能ベースのレイアウト アルゴリズムの適用が大幅に制限されます。

エンドツーエンドの推定チップパフォーマンス

このギャップの原因は次のようなものであると著者は考えています。初期のデータセットの過度の単純化。

たとえば、ブックシェルフ形式の普及は「過度の単純化」の代表的な例です。この形式でのレイアウト結果はその後の設計段階には適しておらず、効果的な最終デザインを実現できません。

後続の一部のデータセットは LEF/DEF ファイルと後続のステージの実行に必要なファイルを提供しますが、含まれる回路の数は依然として限られており、一部のオープン ソース ツール (OpenROAD など) に必要な情報が不足しています。

たとえば、クロック ツリー合成に必要なバッファ要素の定義がライブラリ ファイルから欠落しており、LEF ファイル内のレイヤ定義が不完全であったため、配線段階での作業が妨げられていました。

これらの問題に対処するために、著者らはプロセス全体の包括的な物理実装情報を含むデータセットを構築しました。

このデータセットは、CPU、GPU、ネットワーク インターフェイス、画像処理テクノロジー、IoT デバイス、暗号化ユニット、マイクロコントローラーなどのコンポーネントを含む、さまざまな分野の設計をカバーしています。

著者らは、これらの設計に対して 6 つの最先端の人工知能ベースのチップ物理レイアウト アルゴリズムを実行し、各シングルポイント アルゴリズムの結果を標準入出力形式を介して物理実装ワークフローに接続して、最終的な PPA 結果を取得しました。 。

初期データセットは、生データとして Verilog ファイルを使用して生成されます。 OpenROAD は論理合成を実行し、これらの高レベルの記述を回路要素間の電気的接続の詳細を示すネットリストに変換します。

OpenROAD の統合フロアプランニング ツールは、このネットリストを使用してシリコン上の回路の物理レイアウトを構成します。

OpenROAD は、フロアプランニング段階で生成されたデザインを LEF/DEF ファイルに変換し、その後のレイアウト アルゴリズムの適用を容易にします。

同時に、著者は OpenROAD を通じて EDA 設計プロセス全体を完了し、後続段階のレイアウト、タイミング ツリー合成、配線を含むデータを生成しました。

ChipBench データ セットには、物理​​設計プロセスのあらゆる段階に必要なすべての設計ツールキットが含まれています。

レイアウト フェーズのアルゴリズムを評価する場合、前のフェーズからの出力ファイルは評価アルゴリズムへの入力として機能します。このアルゴリズムはこれらの入力ファイルを処理し、対応する出力ファイルを生成して、これらの出力ファイルを OpenROAD デザイン フローに統合します。

最終的に、データセットは、TNS、WNS、エリア、消費電力などのパフォーマンス指標をレポートして、包括的なエンドツーエンドのパフォーマンス評価を提供します。

このアプローチは、最終的なチップ設計の最適化効果に対する特定のステージのアルゴリズムの影響を測定できる包括的な評価メトリクスのセットを提供し、評価メトリクスの一貫性を確保し、単一ステージの単純化されたメトリクスのみに依存する制限を回避します。

この評価方法により、さまざまなアルゴリズムの最適化と開発が容易になり、アルゴリズムの改善がチップ設計の実際のパフォーマンスの改善に確実に反映されます。同時に、強力なテストおよび改善フレームワークを通じて、より効率的かつ効果的なオープンソース EDA ツールの開発を促進します。

チップレイアウトには新しいアルゴリズムの開発が必要

上記のワークフローを使用して、著者は、SA、WireMask-EA、DREAMPlace、AutoDMP、MaskPlace、ChiPFormer、および OpenROAD のデフォルト アルゴリズムを含む、さまざまな人工知能ベースのチップ レイアウト アルゴリズムを評価しました。

著者は、これらのアルゴリズムのエンドツーエンド評価を実行し、最終的なパフォーマンス指標を報告します。

さらに、相関分析の結果は、MacroHPWL と最終的なパフォーマンス指標の間の相関関係が非常に弱いことを示しています。これは、MacroHPWL の最適化がこれらのパフォーマンス指標に与える影響は非常に限定的であることを示しています。

ワイヤ長と WNS および TNS との相関関係も弱いです。これは、一部のシングルポイント アルゴリズムがワイヤ長などの中間インジケーターの最適化に成功したとしても、最終的な物理実装における PPA インジケーターの特定の側面を改善するだけで、完全に最適化することはできないことを意味します。

したがって、実際の PPA 目標とより適切に相関できる、より適切な中間指標を見つける必要があります。

著者の評価結果は、現在の主流のレイアウト アルゴリズムによって重視されている中間指標と最終的なパフォーマンス結果との間に矛盾があることを明らかにしており、これらの発見は、新しい観点からレイアウト アルゴリズムを開発する必要性を浮き彫りにしています。

△さまざまなレイアウトアルゴリズムの最悪のタイミング図

用紙のアドレス:
https://arxiv.org/abs/2407.15026
GitHub：https://github.com/MIRALab-USTC/ChiPBench

データセット:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D