berita

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Pengajuan tim ChipBench
Qubit |. Akun publik QbitAI

Tata letak fisik chip memiliki standar evaluasi baru yang secara langsung menunjuk pada indikator kinerja!

Lab MIRA dari Universitas Sains dan Teknologi Tiongkok dan Laboratorium Bahtera Nuh Huawei bersama-sama merilis kerangka evaluasi dan kumpulan data baru, yang sepenuhnya bersifat open source.

Dengan serangkaian standar ini, masalah indikator tata letak yang tidak konsisten dan kinerja akhir end-to-end, skor tinggi tetapi kinerja PPA rendah, diharapkan dapat teratasi.

Dalam desain chip,otomatisasi desain elektronik(EDA) adalah penghubung penting dan dikenal sebagai "induk chip" dalam industri, dan tata letak fisik chip (Penempatan) adalah langkah kuncinya.

Masalah tata letak fisik chip adalah masalah NP-hard. Orang-orang telah mencoba menggunakan AI untuk melakukan pekerjaan ini, tetapi standar evaluasi yang efektif kurang.

Skala evaluasi tradisional, metrik proksi, meskipun mudah dihitung, sering kali berbeda secara signifikan dari kinerja akhir chip secara menyeluruh.

Untuk menjembatani kesenjangan ini, MIRA Lab dari Universitas Sains dan Teknologi Tiongkok dan Laboratorium Bahtera Nuh milik Huawei bersama-sama meluncurkan proyek yang diberi namaChipBenchkerangka evaluasi, dan kumpulan data terkait.

Dengan diluncurkannya ChiPBench, penulis juga menemukan banyak kekurangan pada algoritma tata letak chip saat ini dan mengingatkan peneliti terkait bahwa inilah saatnya untuk mengembangkan algoritma baru.

Proses desain chip menghadapi tantangan

Menurut "Hukum Moore", skala sirkuit terpadu (IC) telah tumbuh secara eksponensial, sehingga menimbulkan tantangan yang belum pernah terjadi sebelumnya terhadap desain chip.

Untuk mengatasi kompleksitas yang semakin meningkat ini, alat EDA telah muncul, memberikan bantuan besar bagi para insinyur perangkat keras.

Alat EDA dapat secara otomatis menyelesaikan berbagai langkah dalam alur kerja desain chip, termasuk sintesis tingkat tinggi, sintesis logika, desain fisik, pengujian, dan verifikasi.

Diantaranya, tata letak chip merupakan langkah penting, dan tahap ini dapat dibagi menjadi dua sub-tahap - tata letak makro dan tata letak sel standar.

Tata letak makro adalah masalah utama dalam desain fisik integrasi skala sangat besar (VLSI), terutama yang melibatkan pengaturan komponen yang lebih besar seperti SRAM dan generator jam, yang sering disebut makro.

Tahap ini memiliki dampak yang signifikan terhadap keseluruhan tata letak chip dan parameter desain penting seperti panjang kabel, konsumsi daya, dan luas.

Pada tahap tata letak unit standar selanjutnya yang perlu ditangani adalah penataan unit standar yang lebih besar dan lebih kecil. Unit-unit ini merupakan komponen dasar desain digital.

Biasanya, metode seperti optimasi dan penyelesaian kombinatorial digunakan pada tahap ini untuk mengoptimalkan penempatan tata letak, meminimalkan jarak antar unit, meletakkan dasar yang baik untuk pekerjaan pengkabelan selanjutnya, dan mengoptimalkan kinerja pengaturan waktu interkoneksi sampai batas tertentu.

Tata letak chip secara tradisional dilakukan secara manual oleh manusia desainer profesional, yang tidak hanya menghabiskan banyak tenaga, tetapi juga membutuhkan banyak pengetahuan ahli sebelumnya.

Oleh karena itu, banyak metode otomasi desain, terutama algoritma berbasis kecerdasan buatan, telah dikembangkan untuk mengotomatisasi proses ini.

Namun, karena alur kerja desain chip yang panjang, evaluasi algoritme ini biasanya berfokus pada metrik proxy perantara yang mudah dihitung (seperti HPWL panjang kabel setengah keliling, kepadatan sel tata letak, dll.), namun metrik ini sering kali tidak akurat. berkorelasi dengan kinerja ujung ke ujung (yaitu, terdapat tingkat penyimpangan tertentu dalam rancangan akhir PPA).

Di satu sisi, karena alur kerja desain chip yang panjang, mendapatkan kinerja end-to-end untuk solusi tata letak chip tertentu memerlukan banyak pekerjaan desain teknik. Pada saat yang sama, penulis menemukan bahwa secara langsung menggunakan alat EDA open source yang ada dan kumpulan data seringkali tidak dapat memperoleh kinerja end-to-end.

Karena alasan di atas, algoritme tata letak chip berbasis AI yang ada menggunakan metrik proksi perantara yang sederhana dan mudah tersedia untuk melatih dan mengevaluasi model yang dipelajari.

Di sisi lain, karena indikator PPA mencerminkan banyak aspek yang belum sepenuhnya dipertimbangkan pada tahap sebelumnya,Kesenjangan yang serius antara metrik lembaga dan target akhir PPA。

Oleh karena itu, kesenjangan ini sangat membatasi penerapan algoritma tata letak berbasis kecerdasan buatan yang ada dalam skenario industri sebenarnya.

Perkiraan kinerja chip ujung ke ujung

Penulis percaya bahwa alasan kesenjangan ini adalah ituPenyederhanaan yang berlebihan dari kumpulan data awal。

Misalnya, meluasnya penggunaan format Rak Buku merupakan contoh representatif dari "penyederhanaan yang berlebihan". Hasil tata letak dalam format ini tidak sesuai untuk tahap desain selanjutnya dan tidak dapat mencapai desain akhir yang efektif.

Meskipun beberapa kumpulan data berikutnya menyediakan file LEF/DEF dan file yang diperlukan untuk menjalankan tahapan berikutnya, kumpulan data tersebut masih berisi sejumlah sirkuit dan kekurangan informasi yang diperlukan oleh beberapa alat sumber terbuka (seperti OpenROAD).

Misalnya, definisi elemen buffer yang diperlukan untuk sintesis pohon jam tidak ada di file perpustakaan, dan definisi lapisan di file LEF tidak lengkap, sehingga menghambat pekerjaan selama fase perutean.

Untuk mengatasi masalah ini, penulis membuat kumpulan data yang berisi informasi implementasi fisik komprehensif dari keseluruhan proses.

Kumpulan data tersebut mencakup desain di berbagai bidang berbeda, termasuk komponen seperti CPU, GPU, antarmuka jaringan, teknologi pemrosesan gambar, perangkat IoT, unit kriptografi, dan mikrokontroler.

Penulis mengeksekusi enam algoritma tata letak fisik chip berbasis kecerdasan buatan yang canggih pada desain ini, dan menghubungkan hasil dari setiap algoritma titik tunggal ke alur kerja implementasi fisik melalui format input/output standar untuk mendapatkan hasil akhir PPA. .

Kumpulan data awal dihasilkan menggunakan file Verilog sebagai data mentah. OpenROAD melakukan sintesis logika dan mengubah deskripsi tingkat tinggi ini menjadi netlist, merinci hubungan listrik antar elemen rangkaian.

Alat perencanaan lantai terintegrasi OpenROAD kemudian menggunakan netlist ini untuk mengkonfigurasi tata letak fisik sirkuit pada silikon.

OpenROAD mengubah desain yang dihasilkan pada tahap perencanaan lantai menjadi file LEF/DEF untuk memfasilitasi penerapan algoritma tata letak selanjutnya.

Pada saat yang sama, penulis menyelesaikan seluruh proses desain EDA melalui OpenROAD, dan menghasilkan data termasuk tata letak, sintesis pohon waktu, dan pengkabelan pada tahap selanjutnya.

Kumpulan data ChipBench berisi semua perangkat desain yang diperlukan untuk setiap tahap proses desain fisik.

Saat mengevaluasi algoritma untuk tahap tata letak, file keluaran dari tahap sebelumnya berfungsi sebagai masukan untuk algoritma evaluasi. Algoritme memproses file masukan ini, menghasilkan file keluaran yang sesuai, dan kemudian mengintegrasikan file keluaran ini ke dalam alur desain OpenROAD.

Pada akhirnya, kumpulan data tersebut akan melaporkan metrik kinerja termasuk TNS, WNS, area, dan konsumsi daya untuk memberikan penilaian kinerja menyeluruh yang komprehensif.

Pendekatan ini memberikan serangkaian metrik evaluasi komprehensif yang dapat mengukur dampak algoritme tahap tertentu pada efek pengoptimalan desain chip akhir, memastikan konsistensi metrik evaluasi dan menghindari batasan karena hanya mengandalkan metrik yang disederhanakan untuk satu tahap.

Metode evaluasi ini memfasilitasi optimalisasi dan pengembangan berbagai algoritme dan memastikan bahwa peningkatan algoritme dapat diterjemahkan ke dalam peningkatan kinerja aktual dalam desain chip. Pada saat yang sama, melalui kerangka pengujian dan peningkatan yang kuat, ini mendorong pengembangan alat EDA open source yang lebih efisien dan efektif.

Tata letak chip memerlukan pengembangan algoritma baru

Dengan menggunakan alur kerja di atas, penulis mengevaluasi berbagai algoritma tata letak chip berbasis kecerdasan buatan, termasuk SA, WireMask-EA, DREAMPlace, AutoDMP, MaskPlace, ChiPFormer, dan algoritma default di OpenROAD.

Penulis melakukan evaluasi menyeluruh terhadap algoritme ini dan melaporkan metrik kinerja akhir.

Selain itu, hasil analisis korelasi menunjukkan bahwa korelasi antara MacroHPWL dengan indikator kinerja akhir sangat lemah, yang menunjukkan bahwa optimalisasi MacroHPWL mempunyai dampak yang sangat terbatas terhadap indikator kinerja tersebut.

Korelasi Wirelength dengan WNS dan TNS juga lemah. Artinya, meskipun beberapa algoritme titik tunggal berhasil mengoptimalkan indikator perantara seperti Wirelength, algoritme tersebut mungkin hanya meningkatkan aspek tertentu dari indikator PPA pada implementasi fisik akhir, namun tidak dapat mengoptimalkannya sepenuhnya.

Oleh karena itu, terdapat kebutuhan untuk menemukan indikator perantara yang lebih sesuai dan dapat berkorelasi lebih baik dengan tujuan PPA yang sebenarnya.

Hasil evaluasi penulis mengungkapkan inkonsistensi antara indikator perantara yang ditekankan oleh algoritma tata letak utama saat ini dan hasil kinerja akhir. Temuan ini menyoroti perlunya mengembangkan algoritma tata letak dari perspektif baru.

△ Diagram waktu terburuk dari algoritma tata letak yang berbeda

Alamat kertas:
https://arxiv.org/abs/2407.15026
GitHub：https://github.com/MIRALab-USTC/ChiPBench

Kumpulan data:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D