notizia

한어Русский языкEnglishFrançaisIndonesianSanskrit日本語DeutschPortuguêsΕλληνικάespañolItalianoSuomalainenLatina

Presentazione del team ChipBench
Qubit |. Account pubblico QbitAI

Il layout fisico del chip ha un nuovo standard di valutazione che punta direttamente agli indicatori di prestazione!

MIRA Lab dell'Università della Scienza e della Tecnologia della Cina e il Laboratorio dell'Arca di Noè di Huawei hanno rilasciato congiuntamente un nuovo quadro di valutazione e un nuovo set di dati, che è completamente open source.

Con questo insieme di standard, si prevede che sarà risolto il problema degli indicatori di layout incoerenti e delle prestazioni finali end-to-end, punteggi elevati ma prestazioni PPA basse.

Nella progettazione dei chip,automazione della progettazione elettronica(EDA) è un collegamento cruciale ed è conosciuta come la "madre dei chip" nel settore e il layout fisico dei chip (posizionamento) è un passaggio chiave.

Il problema del layout fisico del chip è un problema NP-hard. Le persone hanno provato a utilizzare l’intelligenza artificiale per svolgere questo lavoro, ma manca uno standard di valutazione efficace.

La tradizionale scala di valutazione, la metrica proxy, sebbene facile da calcolare, spesso differisce in modo significativo dalle prestazioni finali end-to-end del chip.

Per colmare questa lacuna, il MIRA Lab dell’Università della Scienza e della Tecnologia della Cina e il Laboratorio dell’Arca di Noè di Huawei hanno lanciato congiuntamente questo progetto chiamatoChiPBanchequadro di valutazione e relativi set di dati.

Con il lancio di ChiPBench, l’autore ha anche scoperto molte carenze nell’attuale algoritmo di layout dei chip e ha ricordato ai ricercatori interessati che è giunto il momento di sviluppare nuovi algoritmi.

Il processo di progettazione dei chip deve affrontare sfide

Secondo la "Legge di Moore", la portata dei circuiti integrati (IC) è cresciuta in modo esponenziale, ponendo sfide senza precedenti alla progettazione dei chip.

Per far fronte a questa crescente complessità, sono emersi gli strumenti EDA, che forniscono un grande aiuto agli ingegneri hardware.

Gli strumenti EDA possono completare automaticamente varie fasi del flusso di lavoro di progettazione del chip, tra cui sintesi di alto livello, sintesi logica, progettazione fisica, test e verifica.

Tra questi, il layout del chip è un passo importante e questa fase può essere divisa in due sottofasi: layout macro e layout cella standard.

Il layout delle macro è un aspetto chiave nella progettazione fisica dell'integrazione su larga scala (VLSI) e implica principalmente la disposizione di componenti più grandi come SRAM e generatori di clock, spesso chiamati macro.

Questa fase ha un impatto significativo sul layout complessivo del chip e su importanti parametri di progettazione come la lunghezza del cavo, il consumo energetico e l'area.

Nella successiva fase di layout delle unità standard, ciò che occorre affrontare è la disposizione di unità standard più grandi e più piccole. Queste unità sono i componenti di base della progettazione digitale.

Di solito, in questa fase vengono utilizzati metodi come l'ottimizzazione e la risoluzione combinatoria per ottimizzare il posizionamento del layout, ridurre al minimo la distanza tra le unità, gettare una buona base per il successivo lavoro di cablaggio e ottimizzare in una certa misura le prestazioni di temporizzazione dell'interconnessione.

Il layout dei chip viene tradizionalmente eseguito manualmente da progettisti professionisti umani, il che non solo consuma molta manodopera, ma richiede anche molte conoscenze preliminari da parte di esperti.

Pertanto, per automatizzare questo processo sono stati sviluppati molti metodi di automazione della progettazione, in particolare algoritmi basati sull’intelligenza artificiale.

Tuttavia, a causa del lungo flusso di lavoro della progettazione del chip, la valutazione di questi algoritmi si concentra solitamente su metriche proxy intermedie facili da calcolare (come HPWL della lunghezza del filo per mezzo perimetro, densità delle celle di layout, ecc.), ma queste metriche sono spesso correlato con le prestazioni end-to-end (vale a dire che esiste un certo grado di deviazione nel PPA finale progettato).

Da un lato, a causa del lungo flusso di lavoro di progettazione dei chip, ottenere prestazioni end-to-end per una determinata soluzione di layout dei chip richiede molto lavoro di progettazione ingegneristica. Allo stesso tempo, l'autore ha scoperto che è possibile utilizzare direttamente gli strumenti EDA open source esistenti e i set di dati spesso non riescono a ottenere prestazioni end-to-end.

Per i motivi sopra indicati, gli algoritmi esistenti di layout dei chip basati sull’intelligenza artificiale utilizzano metriche proxy intermedie semplici e facilmente disponibili per addestrare e valutare i modelli appresi.

D’altro canto, poiché l’indicatore PPA riflette molti aspetti che non erano stati pienamente considerati nelle fasi precedenti,Grave divario tra i parametri dell’agenzia e gli obiettivi finali del PPA。

Pertanto, questo divario limita notevolmente l’applicazione degli algoritmi di layout esistenti basati sull’intelligenza artificiale in scenari industriali reali.

Prestazioni del chip stimate end-to-end

L'autore ritiene che la ragione di questo divario sia questaSemplificazione eccessiva dei primi set di dati。

Ad esempio, l'uso diffuso del formato Bookshelf è un esempio rappresentativo di "semplificazione eccessiva". I risultati del layout in questo formato non sono adatti alle fasi di progettazione successive e non possono raggiungere un progetto finale efficace.

Sebbene alcuni set di dati successivi forniscano file LEF/DEF e file necessari per eseguire le fasi successive, contengono ancora un numero limitato di circuiti e mancano delle informazioni richieste da alcuni strumenti open source (come OpenROAD).

Ad esempio, le definizioni degli elementi buffer richieste per la sintesi dell'albero dell'orologio mancavano dai file della libreria e le definizioni dei livelli nei file LEF erano incomplete, ostacolando il lavoro durante la fase di routing.

Per affrontare questi problemi, gli autori hanno costruito un set di dati contenente informazioni complete sull'implementazione fisica dell'intero processo.

Il set di dati copre progetti in una gamma di aree diverse, inclusi componenti come CPU, GPU, interfacce di rete, tecnologie di elaborazione delle immagini, dispositivi IoT, unità crittografiche e microcontrollori.

Gli autori hanno eseguito sei algoritmi all'avanguardia di layout fisico dei chip basati sull'intelligenza artificiale su questi progetti e hanno collegato i risultati di ciascun algoritmo a punto singolo al flusso di lavoro di implementazione fisica attraverso formati di input/output standard per ottenere i risultati PPA finali .

Il set di dati iniziale viene generato utilizzando i file Verilog come dati grezzi. OpenROAD esegue la sintesi logica e converte queste descrizioni di alto livello in netlist, descrivendo in dettaglio le connessioni elettriche tra gli elementi del circuito.

Lo strumento di pianificazione integrato di OpenROAD utilizza quindi questa netlist per configurare il layout fisico del circuito sul silicio.

OpenROAD converte il disegno generato in fase di progettazione del piano in file LEF/DEF per facilitare l'applicazione dei successivi algoritmi di layout.

Allo stesso tempo, l'autore ha completato l'intero processo di progettazione EDA tramite OpenROAD e ha generato dati tra cui layout, sintesi dell'albero dei tempi e cablaggio nelle fasi successive.

Il set di dati ChipBench contiene tutti i toolkit di progettazione necessari per ogni fase del processo di progettazione fisica.

Quando si valuta l'algoritmo per la fase di layout, i file di output della fase precedente fungono da input per l'algoritmo di valutazione. L'algoritmo elabora questi file di input, genera file di output corrispondenti e quindi integra questi file di output nel flusso di progettazione OpenROAD.

In definitiva, il set di dati riporterà i parametri prestazionali tra cui TNS, WNS, area e consumo energetico per fornire una valutazione completa delle prestazioni end-to-end.

Questo approccio fornisce una serie completa di metriche di valutazione in grado di misurare l'impatto di un algoritmo di fase specifica sull'effetto di ottimizzazione della progettazione finale del chip, garantendo la coerenza delle metriche di valutazione ed evitando le limitazioni derivanti dal fare affidamento solo su metriche semplificate per una singola fase.

Questo metodo di valutazione facilita l'ottimizzazione e lo sviluppo di vari algoritmi e garantisce che i miglioramenti degli algoritmi possano essere tradotti in effettivi miglioramenti delle prestazioni nella progettazione dei chip. Allo stesso tempo, attraverso un potente quadro di test e miglioramento, promuove lo sviluppo di strumenti EDA open source più efficienti ed efficaci.

Il layout del chip richiede lo sviluppo di nuovi algoritmi

Utilizzando il flusso di lavoro di cui sopra, l'autore ha valutato una varietà di algoritmi di layout dei chip basati sull'intelligenza artificiale, tra cui SA, WireMask-EA, DREAMPlace, AutoDMP, MaskPlace, ChiPFormer e l'algoritmo predefinito in OpenROAD.

Gli autori eseguono una valutazione end-to-end di questi algoritmi e riportano i parametri delle prestazioni finali.

Inoltre, i risultati dell’analisi di correlazione mostrano che la correlazione tra MacroHPWL e gli indicatori di prestazione finali è molto debole, il che indica che l’ottimizzazione del MacroHPWL ha un impatto molto limitato su questi indicatori di prestazione.

Anche la correlazione di Wirelength con WNS e TNS è debole. Ciò significa che anche se alcuni algoritmi a punto singolo riescono a ottimizzare indicatori intermedi come Wirelength, possono solo migliorare un certo aspetto dell’indicatore PPA nell’implementazione fisica finale, ma non possono ottimizzarlo completamente.

Pertanto, è necessario trovare indicatori intermedi più adatti che possano correlarsi meglio con gli obiettivi effettivi della PPA.

I risultati della valutazione dell'autore rivelano l'incoerenza tra gli indicatori intermedi enfatizzati dagli attuali algoritmi di layout tradizionali e i risultati finali delle prestazioni. Questi risultati evidenziano la necessità di sviluppare algoritmi di layout da una nuova prospettiva.

△Il peggior diagramma temporale di diversi algoritmi di layout

Indirizzo cartaceo:
https://arxiv.org/abs/2407.15026
GitHub: https://github.com/MIRALab-USTC/ChiPBench

Insieme di dati:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D