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Envío del equipo ChipBench
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¡El diseño físico del chip tiene un nuevo estándar de evaluación que apunta directamente a indicadores de rendimiento!

MIRA Lab de la Universidad de Ciencia y Tecnología de China y el Laboratorio Arca de Noé de Huawei lanzaron conjuntamente un nuevo marco de evaluación y conjunto de datos, que es completamente de código abierto.

Con este conjunto de estándares, se espera resolver el problema de los indicadores de diseño inconsistentes y el rendimiento final de un extremo a otro, puntuaciones altas pero bajo rendimiento de PPA.

En el diseño de chips,automatización del diseño electrónico(EDA) es un vínculo crucial y se la conoce como la "madre de los chips" en la industria, y el diseño físico del chip (ubicación) es un paso clave.

El problema del diseño físico del chip es un problema NP-difícil. La gente ha intentado utilizar la IA para realizar este trabajo, pero falta un estándar de evaluación eficaz.

La escala de evaluación tradicional, las métricas proxy, aunque son fáciles de calcular, a menudo difieren significativamente del rendimiento final del chip de un extremo a otro.

Para cerrar esta brecha, el Laboratorio MIRA de la Universidad de Ciencia y Tecnología de China y el Laboratorio Arca de Noé de Huawei lanzaron conjuntamente este proyecto llamadoBanco de chipsmarco de evaluación y conjuntos de datos relacionados.

Con el lanzamiento de ChiPBench, el autor también descubrió muchas deficiencias en el algoritmo de diseño de chip actual y recordó a los investigadores relevantes que es hora de desarrollar nuevos algoritmos.

El proceso de diseño de chips enfrenta desafíos

Según la "Ley de Moore", la escala de los circuitos integrados (CI) ha crecido exponencialmente, lo que plantea desafíos sin precedentes para el diseño de chips.

Para hacer frente a esta creciente complejidad, han surgido herramientas EDA que proporcionan una gran ayuda a los ingenieros de hardware.

Las herramientas EDA pueden completar automáticamente varios pasos en el flujo de trabajo de diseño de chips, incluida la síntesis de alto nivel, la síntesis lógica, el diseño físico, las pruebas y la verificación.

Entre ellos, el diseño del chip es un paso importante, y esta etapa se puede dividir en dos subetapas: diseño macro y diseño de celda estándar.

El diseño de macros es una cuestión clave en el diseño físico de integración a muy gran escala (VLSI) e implica principalmente la disposición de componentes más grandes, como SRAM y generadores de reloj, a menudo llamados macros.

Esta etapa tiene un impacto significativo en el diseño general del chip y en importantes parámetros de diseño como la longitud del cable, el consumo de energía y el área.

En la siguiente etapa de diseño de unidades estándar, lo que hay que abordar es la disposición de unidades estándar más grandes y más pequeñas. Estas unidades son los componentes básicos del diseño digital.

Por lo general, en esta etapa se utilizan métodos como la optimización combinatoria y la resolución para optimizar la ubicación del diseño, minimizar la distancia entre unidades, sentar una buena base para el trabajo de cableado posterior y optimizar el rendimiento de la sincronización de interconexión hasta cierto punto.

El diseño del chip tradicionalmente lo realizan manualmente diseñadores profesionales humanos, lo que no solo consume mucha mano de obra, sino que también requiere muchos conocimientos previos expertos.

Por lo tanto, se han desarrollado muchos métodos de automatización del diseño, especialmente algoritmos basados ​​en inteligencia artificial, para automatizar este proceso.

Sin embargo, debido al largo flujo de trabajo del diseño de chips, la evaluación de estos algoritmos generalmente se centra en métricas proxy intermedias fáciles de calcular (como la longitud del cable de medio perímetro HPWL, la densidad de celdas de diseño, etc.), pero estas métricas a menudo son correlacionado con el rendimiento de un extremo a otro (es decir, existe un cierto grado de desviación en el PPA diseñado final).

Por un lado, debido al largo flujo de trabajo de diseño de chips, obtener un rendimiento de extremo a extremo para una determinada solución de diseño de chips requiere mucho trabajo de diseño de ingeniería. Al mismo tiempo, el autor descubrió que es necesario utilizar directamente las herramientas EDA de código abierto existentes. y los conjuntos de datos a menudo no pueden obtener un rendimiento de un extremo a otro.

Debido a las razones anteriores, los algoritmos de diseño de chips basados ​​en IA existentes utilizan métricas de proxy intermedias simples y fácilmente disponibles para entrenar y evaluar los modelos aprendidos.

Por otro lado, dado que el indicador PPA refleja muchos aspectos que no fueron completamente considerados en etapas anteriores,Grave brecha entre las métricas de las agencias y los objetivos finales del PPA。

Por lo tanto, esta brecha limita en gran medida la aplicación de los algoritmos de diseño existentes basados ​​en inteligencia artificial en escenarios industriales reales.

Rendimiento estimado del chip de un extremo a otro

El autor cree que la razón de esta brecha es queSimplificación excesiva de los primeros conjuntos de datos。

Por ejemplo, el uso generalizado del formato Bookshelf es un ejemplo representativo de "simplificación excesiva". Los resultados del diseño en este formato no son adecuados para etapas de diseño posteriores y no pueden lograr un diseño final efectivo.

Aunque algunos conjuntos de datos posteriores proporcionan archivos LEF/DEF y archivos necesarios para ejecutar etapas posteriores, todavía contienen una cantidad limitada de circuitos y carecen de la información requerida por algunas herramientas de código abierto (como OpenROAD).

Por ejemplo, las definiciones de elementos de búfer necesarias para la síntesis del árbol de reloj faltaban en los archivos de la biblioteca y las definiciones de capas en los archivos LEF estaban incompletas, lo que dificultaba el trabajo durante la fase de enrutamiento.

Para abordar estos problemas, los autores construyeron un conjunto de datos que contiene información completa sobre la implementación física de todo el proceso.

El conjunto de datos cubre diseños en una variedad de áreas diferentes, incluidos componentes como CPU, GPU, interfaces de red, tecnologías de procesamiento de imágenes, dispositivos IoT, unidades criptográficas y microcontroladores.

Los autores ejecutaron seis algoritmos de diseño físico de chips basados ​​en inteligencia artificial de última generación en estos diseños y conectaron los resultados de cada algoritmo de punto único al flujo de trabajo de implementación física a través de formatos estándar de entrada/salida para obtener los resultados finales de PPA. .

El conjunto de datos inicial se genera utilizando archivos Verilog como datos sin procesar. OpenROAD realiza síntesis lógica y convierte estas descripciones de alto nivel en listas de red, detallando las conexiones eléctricas entre los elementos del circuito.

La herramienta de planificación de pisos integrada de OpenROAD utiliza esta lista de redes para configurar el diseño físico del circuito en el silicio.

OpenROAD convierte el diseño generado en la etapa de planificación del piso en archivos LEF/DEF para facilitar la aplicación de algoritmos de diseño posteriores.

Al mismo tiempo, el autor completó todo el proceso de diseño de EDA a través de OpenROAD y generó datos que incluyen diseño, síntesis del árbol de sincronización y cableado en etapas posteriores.

El conjunto de datos de ChipBench contiene todos los conjuntos de herramientas de diseño necesarios para cada etapa del proceso de diseño físico.

Al evaluar el algoritmo para la fase de diseño, los archivos de salida de la fase anterior sirven como entrada para el algoritmo de evaluación. El algoritmo procesa estos archivos de entrada, genera los archivos de salida correspondientes y luego integra estos archivos de salida en el flujo de diseño de OpenROAD.

En última instancia, el conjunto de datos informará métricas de rendimiento que incluyen TNS, WNS, área y consumo de energía para proporcionar una evaluación integral del rendimiento de un extremo a otro.

Este enfoque proporciona un conjunto completo de métricas de evaluación que pueden medir el impacto de un algoritmo de etapa específica en el efecto de optimización del diseño final del chip, asegurando la coherencia de las métricas de evaluación y evitando las limitaciones de depender únicamente de métricas simplificadas para una sola etapa.

Este método de evaluación facilita la optimización y el desarrollo de varios algoritmos y garantiza que las mejoras de los algoritmos puedan traducirse en mejoras reales del rendimiento en los diseños de chips. Al mismo tiempo, a través de un poderoso marco de prueba y mejora, promueve el desarrollo de herramientas EDA de código abierto más eficientes y efectivas.

El diseño del chip requiere el desarrollo de nuevos algoritmos

Utilizando el flujo de trabajo anterior, el autor evaluó una variedad de algoritmos de diseño de chips basados ​​en inteligencia artificial, incluidos SA, WireMask-EA, DREAMplace, AutoDMP, MaskPlace, ChiPFormer y el algoritmo predeterminado en OpenROAD.

Los autores realizan una evaluación de un extremo a otro de estos algoritmos e informan las métricas de rendimiento finales.

Además, los resultados del análisis de correlación muestran que la correlación entre MacroHPWL y los indicadores de desempeño finales es muy débil, lo que indica que la optimización de MacroHPWL tiene un impacto muy limitado en estos indicadores de desempeño.

La correlación de la longitud del cable con WNS y TNS también es débil. Esto significa que incluso si algunos algoritmos de un solo punto logran optimizar indicadores intermedios como Wirelength, es posible que solo mejoren un cierto aspecto del indicador PPA en la implementación física final, pero no pueden optimizarlo por completo.

Por lo tanto, es necesario encontrar indicadores intermedios más adecuados que puedan correlacionarse mejor con los objetivos reales de la EPP.

Los resultados de la evaluación del autor revelan la inconsistencia entre los indicadores intermedios enfatizados por los algoritmos de diseño convencionales y los resultados de rendimiento finales. Estos hallazgos resaltan la necesidad de desarrollar algoritmos de diseño desde una nueva perspectiva.

△El peor diagrama de tiempos de diferentes algoritmos de diseño

Dirección del papel:
https://arxiv.org/abs/2407.15026
GitHub: https://github.com/MIRALab-USTC/ChiPBench

Conjunto de datos:
https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D