nachricht

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der ausländische hardware-experte nemez nutzte die „bullshit“-basiskarte der bilibili-internetnutzer, um eine detaillierte analyse des internen strukturlayouts von lunar lake, dem prozessor der core ultra 200v-serie, durchzuführen. die verteilung großer und kleiner kerne ist sehr interessant.

der core ultra 200v-prozessor ist in ein rechenmodul und ein plattform-controller-modul unterteilt, die die 3-nm- bzw. 6-nm-prozesse von tsmc übernehmen und gemeinsam auf einem von tsmcs 22-nm-prozess hergestellten substrat platziert werden.

die fläche des berechnungsmoduls beträgt 16,27×8,58＝139,60 quadratmillimeterdie fläche des plattform-controller-moduls beträgt 11,51 × 3,97＝45,69 quadratmillimeter, die grundfläche beträgt 16,77×13,10=219,69 quadratmillimeter.

rechenmodul

plattform-controller-modul

base

ein weiteres wichtiges merkmal ist, dass es über zwei lpddr5x-speicher verfügt, was dazu beiträgt, platz auf der hauptplatine und im notebook zu sparen, es dünner und leichter zu machen oder einen größeren akku einzubauen. außerdem trägt es dazu bei, die systemkommunikationsleistung zu verbessern, die latenz zu reduzieren und das system erheblich zu verbessern kommunikationsleistung. reduzieren sie den gesamtstromverbrauch.

das ist aus dem analysediagramm ersichtlichvier p-kerne der lion cove-architektur befinden sich am rechten rand des rechenmoduls, dazwischen ist ein gemeinsamer 12-mb-level-3-cache eingefügt, der in vier blöcke zu je 3 mb unterteilt ist.

jeder kern verfügt über einen eigenen 2,5 mb großen l2-cache, der ebenfalls in zwei blöcke unterteilt ist.

daneben befindet sich eine gruppe von vier e-cores der skymont-architektur, die sich gemeinsam einen 12 mb großen l2-cache teilen und in drei blöcke unterteilt sind.

im vergleich dazudie fläche von vier e-kernen ist etwas größer als die eines p-kerns, was zweifellos sehr lobenswert ist, da die fläche von vier e-kernen der vorherigen generation ungefähr einem p-kern entsprach und die ipc-leistung von diese generation von e-kernen wurde im ganzzahl- und gleitkommabereich um 38 % verbessert, die fläche nahm jedoch nicht wesentlich zu.

weiter links befindet sich die npu-ki-engine, die in sechs gruppen von nce-mac-arrays unterteilt ist. jede gruppe verfügt schätzungsweise über einen 2-mb-cache.

am linken rand befindet sich die gpu-kernanzeige, insgesamt acht kerne der xe2-lpg-architektur und ein 8 mb großer l2-cache, aufgeteilt in zwei blöcke.

außerdem gibt es medien-engines, anzeige-engines, 8 mb slc-systemcache und einen 128-bit-lpddr5x-8533-speichercontroller.

das plattform-controller-modul enthält einen pcie 4.0/5.0-controller, einen thunderbolt-controller, einen usb 3.x/2.0-controller, einen wlan- und bluetooth-controller usw.

das plattform-controller-modul und das rechenmodul sind über zwei modulbrücken (tile bridge) miteinander verbunden.