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l'esperto di hardware straniero nemez ha utilizzato la mappa base "stronzata" dei netizen di bilibili per condurre un'analisi dettagliata del layout strutturale interno di lunar lake, il processore della serie core ultra 200v. la distribuzione dei core grandi e piccoli è molto interessante.

il processore core ultra 200v è diviso in un modulo di elaborazione e un modulo controller della piattaforma, che adottano rispettivamente i processi a 3 nm e 6 nm di tsmc e sono posizionati congiuntamente su un substrato prodotto da 22 nm di tsmc.

l'area del modulo di calcolo è 16,27×8,58＝139,60 millimetri quadrati, l'area del modulo del controller della piattaforma è 11,51×3,97＝45,69 millimetri quadrati, l'area di base è 16,77×13,10=219,69 millimetri quadrati.

modulo di calcolo

modulo di controllo della piattaforma

base

un'altra caratteristica importante è che racchiude due memorie lpddr5x, che aiutano a risparmiare spazio sulla scheda madre e sul notebook, rendendolo più sottile e leggero o inserendo una batteria più grande. aiuta anche a migliorare le prestazioni di comunicazione del sistema, ridurre la latenza e migliorare notevolmente il sistema prestazioni di comunicazione. ridurre il consumo energetico complessivo.

dal grafico di analisi si può vedere chequattro p-core dell'architettura lion cove si trovano sul bordo destro del modulo di elaborazione, con una cache di livello 3 condivisa da 12 mb inserita nel mezzo, divisa in quattro blocchi da 3 mb ciascuno.

ogni core ha la propria cache l2 da 2,5 mb, anch'essa divisa in due blocchi.

accanto ad esso c'è un gruppo di quattro e-core con architettura skymont, che condividono collettivamente una cache l2 da 12 mb, divisa in tre blocchi.

in confronto,l'area di quattro core e è leggermente più grande di quella di un core p, il che è senza dubbio abbastanza encomiabile, perché l'area di quattro core e della generazione precedente era approssimativamente uguale a un core p e le prestazioni ipc di questa generazione di core e è stata migliorata del 38% in numeri interi e in virgola mobile è aumentata del 68%, ma l'area non è aumentata in modo significativo.

più a sinistra c'è il motore ai npu, che è diviso in sei gruppi di array nce mac. si suppone che ciascun gruppo abbia una cache da 2 mb.

sul bordo sinistro c'è il display del core gpu, un totale di otto core dell'architettura xe2 lpg e una cache l2 da 8 mb divisa in due blocchi.

sono inoltre presenti motori multimediali, motori di visualizzazione, cache di sistema slc da 8 mb e controller di memoria lpddr5x-8533 a 128 bit.

il modulo controller della piattaforma contiene controller pcie 4.0/5.0, controller thunderbolt, controller usb 3.x/2.0, controller wi-fi e bluetooth, ecc.

il modulo controller della piattaforma e il modulo di calcolo sono collegati tra loro tramite due ponti di moduli (tile bridge).