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Intel prevede di rilasciare la prossima generazione di processori Arrow Lake nel 2024. P-Core ed E-Core verranno aggiornati rispettivamente alle nuove architetture Lion Cove e Skymont. Arrow Lake si espanderà anche a più piattaforme segmentate, con la "S" utilizzata per i desktop, appartenenti alla serie Core Ultra 200, consentendo al nuovo socket LGA 1851 di sostituire il socket LGA 1700 esistente.

Nella foto: Pat Gelsinger, CEO di Intel, mostra i wafer di Arrow Lake

Recentemente alcuni netizen hanno rivelato che Arrow Lake-S avrà due chip, vale a dire il "B0" di 8P+16E e il "C0" di 6P+8E. Il display principale sarà dotato di un massimo di 4 core Xe.

I chip B0 sono utilizzati principalmente nei Core Ultra 9 e Core Ultra 7. Il primo ha una configurazione massima di 8P+16E, mentre il secondo ha una configurazione massima di 8P+12E. Entrambi forniscono 125W "K", 65W "non-K". e versioni "T" da 35 W. Il display principale è dotato di 4 core Xe e dovrebbe esserci un modello "F" senza display principale. La maggior parte dei Core Ultra 5 hanno chip B0 e C0 che coesistono, con una configurazione massima di 6P+8E (4Xe). Ci saranno anche combinazioni di 6P+8E (3Xe), 6P+8E (0Xe) e 6P+4E (2Xe). ). Tuttavia, la versione "T" da 35 W non ha una configurazione 6P+8E (0Xe) e i prodotti a basso consumo utilizzano solo chip C0.

Inoltre, oltre a Ultra 9 285K (8P+16E, 125W), Ultra 9 275 (8P+16E, 65W), Ultra 7 265K (8P+12E, 125W), Ultra 7 255 (8P+12E, 65W), Ultra 5 245K Ad eccezione di (6P+8E, 125W) e Ultra 5 240, i nomi specifici degli altri modelli non sono ancora stati determinati.

Si dice che in Arrow Lake-S, ogni cluster E-Core con architettura Skymont (4 core) sia dotato di 4 MB di cache L2 (16 vie) e 3 MB di cache L3, mentre ogni P-Core di architettura Lion Cove sia dotato di 3 MB ( Cache L2 a 12 vie) e 3 MB di cache L3. Vale a dire, la configurazione 8P+16E più alta sarà dotata di 40 MB di cache L2 e 36 MB di cache L3, per un totale di 76 MB, ovvero circa il 12% in più di cache rispetto ai 68 MB di Raptor Lake-S.