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8 月 6 日のニュースによると、インテルの最近の決算会見で、インテル CEO のパット ゲルシンガー氏は、世界 2 番目の高 NA (高開口数) EUV リソグラフィー マシンが、オーストリアの米国レゴン州にあるインテルの工場に間もなく導入されることを明らかにしました。 。

ASMLはまた、第2四半期の財務報告会議で、同社が2台目の高NA EUVリソグラフィ装置の顧客への出荷を開始したと述べたが、どの顧客かは明らかにしなかった。さて、今回の顧客はインテルです。

データによると、ASML の第 1 世代高 NA EUV (EXE:5000) の解像度は 8nm で、既存の EUV リソグラフィ マシンよりも 1.7 倍小さい物理的特徴を実現でき、1 回の露光でトランジスタ密度を 2.9 倍高めることができます。チップメーカーが製造プロセスを合理化できるようにします。さらに、EXE:5000 は 1 時間あたり 185 枚を超えるウェーハをエッチングでき、これはすでに大量生産で使用されている NXE システムよりも増加しています。 また、ASML は、第 2 世代高 NA EUV リソグラフィ装置の生産能力を 2025 年までに 1 時間あたり 220 枚のウェーハに増加させるロードマップを開発しました。これにより、高 NA EUV リソグラフィ装置をチップ工場に統合することがチップにとって大きな利益となることが保証されています。経済的に重要なメーカー。以前のレポートによると、高 NA EUV の価格は 1 台あたり 3 億 5,000 万ユーロにも達します。

周知のとおり、インテルは数十年にわたり ASML と協力して 193nm 液浸リソグラフィーから EUV までのリソグラフィー技術の開発を推進してきましたが、コストを考慮してインテルは 10nm プロセス (TSMC 6nm に相当) でこの技術を使用しないことを選択しました。代わりに、Intel はクワッド パターニングに標準の深紫外 (DUV) リソグラフィー マシンを使用することを選択しました。これには、EUV を使用した 1 回の露光ではなく、単一チップ層の 4 回の DUV 露光が必要です。その結果、Intel は歩留まりの問題に直面し、10nm プロセスが 5 年遅れました。これにより、インテルは、最初に EUV リソグラフィー装置を使用した TSMC やサムスンなどのメーカーに追い抜かれ続けることもできました。

そのため、Intel の CEO キッシンジャーが「IDM 2.0」戦略を提案した後、Intel はすぐに最先端のプロセス技術の向上に再び焦点を当て、2025 年に Intel 18A で TSMC の優位性を達成することを期待して、4 年間で 5 つのプロセス ノードの計画を提案しました。 2nmプロセス。同時にインテルは、高NA EUVリソグラフィー装置の導入を率先して行うことで、TSMCなどの競合他社に対して引き続きリーダーシップを発揮したいと考えている。最終的に、インテルのファウンドリ事業は 2030 年までに損益分岐点の営業利益率を達成し、世界第 2 位のウェハーファウンドリとなるでしょう。

この目的を達成するために、インテルは 2023 年 12 月に世界初の高 NA EUV リソグラフィー装置を率先して取得し、インテルのオレゴン州ウェハーファブに設置を開始しました。高 NA EUV リソグラフィ システムのサイズは 2 階建てバスに相当し、重量は最大 150 トンで、エアバス A320 旅客機 2 機に相当します。完成したシステムの出荷と設置には、43 個の貨物コンテナに 250 個の貨物箱が必要です。このシステムの設置には 250 人のエンジニア要員と 6 か月が必要と推定されており、費用がかかるだけでなく、かなりの時間がかかります。

今年4月18日、インテルはオレゴン州ヒルズボロの研究開発拠点で先端半導体製造分野で重要なマイルストーンに到達し、業界初の商用高NA EUVリソグラフィー装置の組み立てを完了したと正式に発表した。

Intelの計画によると、高NA EUVリソグラフィーマシンはまずIntel 18A関連のテストに使用され、関連する経験を蓄積し、最終的にはIntel 14Aの量産に使用される予定だ。

以前のレポートによると、ASMLはTSMC、サムスン、インテル、マイクロン、SKハイニックスなどの顧客から十数台の高NA EUVリソグラフィーマシンを受注している。 ASML CEOのChristophe Fouquet氏は、DRAMチップメーカーが2025年か2026年に高NA EUV装置の使用を開始する可能性があると指摘した。

編集者: Core Intelligence - るろうに剣