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新西は7月31日、光ファイバー通信カンファレンス（OFC）が光通信分野における世界最高水準かつ最大の国際イベントとして認識されており、最先端の光通信技術開発の羽根車であると報じた。今年の光ファイバー通信カンファレンスで、インテルのシリコン・フォトニクス統合ソリューション (IPS) チームは、高帯域幅相互接続テクノロジーの革新促進における画期的な進歩を共有しました。業界をリードする完全に統合された OCI (Optical Computing Interconnect) ダイに Intel CPU がパッケージ化され、実際のデータを実行します。

データセンターおよびハイパフォーマンスコンピューティング (HPC) アプリケーション向けに、Intel が作成した OCI コアは光 I/O 共同パッケージを実現し、最長 100 メートルの光ファイバー上で一方向に 64 個の 32Gbps チャネルをサポートできると予想されています。 AI インフラストラクチャに対する需要の増大、より高い帯域幅、より低い消費電力、より長い伝送距離に対する需要が高まっています。

インテルは OCI ペレットの正確な寸法を明らかにしていないが、最近公開された写真では、OCI ペレットと標準的な No. 2 鉛筆の先端の消しゴムを比較している。

OCIコアチップの技術的詳細については、インテル研究所副所長兼インテル中国研究所所長のソン・ジ強氏が最近、コアメディアやその他のメディアと詳細な意見交換を行った。Song Jiqiang 氏は、ライン レート、ファイバーあたりの波長数、ファイバーの数、偏波モードを増加させることで、将来の世代の OCI コアのパフォーマンスを拡張し、最大の帯域幅32Tbpsデバイス。

インテルは、社内および社外のさまざまな顧客に OCI チップを供給しています。特定の顧客のアプリケーションと製品要件によって、これらの拡張プログラムの順序とタイミングが決まります。

1. 電気がシリコンライトに置き換わる ≒ 自転車がバイクに変わる

生成 AI の開発が加速するにつれて、大規模なモデルには高いコンピューティング密度、大規模なメモリ容量、帯域幅が必要となり、単一のサーバー ノードに展開するのが困難なため、クロスラック接続が必要になります。大規模なコンピューティング クラスターは、より長い伝送距離とより高い I/O 帯域幅要件を意味します。

Song Jiqiang 氏は、AI アプリケーションはストレージと計算率の点で新たなレベルに到達しており、多くの場合メモリ アクセスが必要となるため、メモリ チャネルと遅延が将来の大規模アプリケーション サービスの提供方法に影響を与えるだろうと述べました。これにはいくつかの新しい方法を模索する必要がありますが、コンピューティング能力とストレージ密度を向上させながら、消費電力を削減し、サイズを縮小することで、限られたスペースにより多くのコンピューティングとストレージ (チップ) を搭載します。。

以前は、電気 I/O はチップ間の相互接続を完了するために銅線を使用していました。銅線の速度は十分に速く、消費電力は低いですが、有効伝送距離は非常に限られており、非常に短いものでした。約1メートル。

データセンター全体にクラスタを構築すると、クラスタ面積の広さやケーブルの長さ、長距離伝送による消費電力の高さなどの問題も発生し、高い演算能力と省エネの両立が困難になります。データセンターには多数のサーバーノードが配置されており、ラック内にはチップ以外にもI/Oなど実際に電力を消費する箇所があり、供給できる電力には上限があります。各チップに割り当てられる消費量は非常に限られています。

Song Jiqiang 氏によると、過去 20 ～ 30 年にわたり、コンピューティング業界全体の I/O に必要な電力はますます増加しており、現在のテクノロジを使用して規模を拡大すると、供給される電力をすべて使い果たしてしまうとのことです。その結果、コンピューティング チップやストレージ チップで読み取りおよび書き込み操作を実行するのに十分な電力が得られなくなります。I/O 部分で使用される電力を抑制するには、新しい技術ソリューションを使用する必要があります。。

インテルは、従来の電気 I/O を、伝送速度と伝送距離が制限されている馬車に例えています。100メートル以内より高密度でより柔軟なデータ伝送を実現するために、シリコン フォトニック統合手法は軽量のオートバイのようなものであり、高速、柔軟、効率的、そして省エネです。100メートル以上長距離伝送の場合、プラガブル光トランシーバーを使用することは、より大容量で十分な速度を備えた車を交換するようなものです。

光I/Oとプラガブル光トランシーバーは、シリコンフォトニックインターコネクトこのソリューションには消費電力が低いという利点があり、長距離伝送に適しています。

プラグイン可能な光トランシーバーこのソリューションは比較的成熟しており、電子集積回路 (EIC) インターフェイスに直接接続できるため、伝送距離が長くなりますが、サイズが大きくなり、通常は高速シリアライザーおよびデシリアライザー (SerDes) またはデジタル信号処理が必要になります。 (DSP) テクノロジを使用するため、機能が制限され、消費量が増加し、帯域幅密度が低くなり、遅延が長くなります。

そして、それを使用することで、シリコンフォトニクスの統合テクノロジーである光 I/O は、AI 拡張のニーズを満たすために、低消費電力、高帯域幅密度、低遅延、より長い伝送距離でマルチ Tbps の帯域幅を実現できます。

OCIコア粒子CPU、GPU、または SoC と一体化された (または任意の光 I/O ソリューション) は、HBM などのリソースの細分化をサポートする新しいアーキテクチャを通じて、I/O 帯域幅密度、総エネルギー効率、レイテンシおよびコストを最適化および改善できます。または CXL メモリ プーリング）、より効率的なリソース利用を実現します。

将来的に、インテルは、OCI オプトエレクトロニクスの共同パッケージングやプラグ可能ソリューションなど、さまざまな伝送距離に応じたさまざまなソリューションを提供する予定です。

二、CPUと同時パッケージ化されており、Intel OCI チップはどのようにエネルギー効率をもたらしますか?

Intel OCI ダイは、オンチップの高密度波長分割多重レーザーと半導体光アンプを備えたシリコン フォトニクス集積回路 (PIC) と、PIC を制御してホストに接続するための EIC を含む、完全な物理層光 I/O デバイスです。 。

EIC の機能は、特定の信号がどのように使用され、どの部分がそれに接続されているかに近く、プロトコル内の変換および適応層になります。 PIC は、光の安定した伝送、信号のアップグレードと送信、および誘電体メディアと光メディア間の適切な変換を完了する方法などの持続可能な進化の問題を解決することに重点を置いています。

EIC は標準の CMOS プロセス ノードを使用し、PIC は 300 mm シリコン ウェーハに基づくインテルのシリコン フォトニクス製造プロセスを使用します。通常、EIC はサポート対象のメイン チップに近い、またはそれに合わせて比較的高度なプロセスを使用しますが、PIC はより成熟したプロセスを使用します。

プラグ可能な方法がないため、このようなコンピューティングコンポーネント自体の消費電力は低くなり、帯域幅が増加し、伝送距離が延長されると同時に、シリコン光相互接続の統合が効果的に向上し、それによってパフォーマンスとエネルギー消費が向上し、クラスター密度の増加に役立ちます。

Intel の完全に統合された OCI チップにより、最大 200 Mbps の双方向データ転送速度が可能になります。4Tbps、と互換性がありますPCIe第5世代、一方向のサポート32Gbpsの64レーン(Song Jiqiang 氏は、現在のデータセンターではこれで十分だと述べています)、最大伝送距離は100メートル(伝送遅延のため、実際のアプリケーションでは距離が数十メートルに制限される場合があります)。

8 組の光ファイバーを使用し、それぞれが 8 つの波長の高密度波長分割多重 (DWDM) を備えており、消費電力はわずか5pJ/ビット(ピコジュール)、プラグ可能な光トランシーバー モジュールのみの消費電力1/3。

Song Jiqiang 氏によると、Intel は、デバイスとパッケージングの設計、製造プロセス、帯域幅の拡張におけるさまざまな改善により、次の世代の製品ではエネルギー効率が 10% まで低下すると確信しています。3.5PJ/ビット次の。

2024 年の光ファイバー通信カンファレンスで、インテルはライブ光リンク デモンストレーションを実施し、シングルモード ファイバー (SMF) ジャンパーを介した 2 つのデータセンター CPU プラットフォーム間の送信機と受信機の相互接続を示しました。

CPU はビット誤り率を生成し、測定します。 2 つのデータ センター CPU は相互にデータを送受信します。OCI コアと CPU は、2 つのデータ センター内で CPU からのすべての電気 I/O 信号を光に変換します。ノードまたはシステム間を行き来します。

図に示すように、両側のシステムホストには電気信号があり、光電変換チップを介して光に変換されます。トランスミッタには、単一のファイバ上に 200 GHz の間隔で配置された 8 つの波長を含む合計 1.6THz のスペクトルがあり、32 Gbps のトランスミッタ アイ ダイアグラムは強力な信号品質を示しています。

色の付いた部分は光であり、異なる色は異なる波長の光を表しており、変調と復調中に互いに干渉しないように周波数に十分な間隔があります。これらの光は結合して 1 本の光ファイバーで送信できます。つまり、複数の帯域を 1 本の光ファイバーで「多重化」できます。これは、無線通信分野における周波数分割多重と同じです。

光の帯域幅は非常に広いため、比較的安定した帯域幅を選択し、それをさまざまな波長帯に分割することができ、人間の目にはさまざまな色の光として見えます。実際には、これらは異なる周波数の帯域であり、送信する信号は各帯域で安定して変調されます。光電変調後、信号は光ファイバーを介して伝送されます。

Song Jiqiang 氏は、Intel OCI チップのパフォーマンス進化のロードマップを共有しました。テクノロジーの反復には 3 つの主な方向性があります。光波の波長数、光ファイバーの伝送速度、光ファイバーの本数。

光ファイバーは複数の帯域に分割して伝送することができ、同時に接続できる光ファイバーのペア数は 8 バンドであり、各帯域を考慮したデータ伝送速度は 32Gbps です。お互いに影響を与えずに8.そうです。 3 を乗算すると、片方向のデータ伝送速度は 2Tbps、双方向の速度は 4Tbps に達します。

将来、8バンドの帯域を維持してファイバ伝送速度を64Gbpsに高めれば、片道データ伝送速度は2倍の4Tbpsとなり、その後16バンドになれば伝送速度は4Tbpsになります。 8Tbpsに増加しました。今後も進化し続け、帯域幅が徐々に増加する可能性があります。

3. 将来的には、GPU と統合することもでき、複数の差別化された利点の解体

個別のソリューションやプラグイン ソリューションと比較して、OCIチップとCPUを共封する場合、全体としての熱管理を考慮し、パッケージングレベルで信号伝送密度や伝送周波数を確保する必要があります。 。インテルの現在のテクノロジーはすでにこれらのニーズを満たすことができます。

将来的には、OCI チップを使用して通信を実装したり、CPU、GPU、IPU などのコンピューティング チップと統合したりすることもできます。シリコン・フォトニクスの統合と高度なパッケージング技術を通じて、インテルはより高密度の I/O チップを実現し、それらを他の xPU と組み合わせて、将来的にはそのチップに基づいてさまざまなタイプのコンピューティングおよび相互接続チップを形成することができ、有望なアプリケーションの見通しが得られます。

Song Jiqiang 氏はさらに、その後の他のタイプのチップとの統合の課題は技術レベルではなく実装レベルにあり、注意を払う必要があると説明しました。帯域幅密度例えば、光電界面間の距離が限られている場合、これらの光電変換界面をどのように配置するか。達成可能な帯域幅密度は、特定のサイズ範囲内で十分ですか?

同氏によると、OCIチップの柔軟性を高め、統合プロセス中の作業負荷を軽減するために、通常は、UCIe、PCIe、イーサネットなどの堅牢な IP エコシステムを通じて標準化されたホスト xPU と I/O 間の電気インターフェイスの使用を検討します。。

同氏は、インテルのソリューションの異なる利点についても語った。

まず、インテルは、出力と信頼性が高く、総コストが低く、高度に集積されたレーザーをウェーハレベルで大量生産できるようになりました。理論を高収量の生産に変換した後にのみ、工業化能力を形成することができます。

既存の外部レーザー ソリューションでは特殊な光ファイバーの使用が必要ですが、コストが高く、大規模な導入事例がありません。オンチップレーザーの利点は、外部光源が不要なため、通常の光ファイバーを使用して伝送できることです。(PMF、外部光源をパッシブシリコンフォトニック集積回路に接続するために必要な特殊な光ファイバー)。

レーザー送信機を作成する場合、別個のデバイスを作成するのは比較的簡単です。ウェハー上にレーザーを作成するには、さまざまな種類の半導体をウェハーレベルで適切に接合し、その後、半導体製造プロセスを通じて制御回路を形成する必要があるという技術的限界があります。光源、変調器、増幅器、光導波路、検出器などを含む光学デバイスは、ウェハレベルで実装する必要があります。

第 2 に、インテルは業界をリードする信頼性を備えた、実績のある大量のプラットフォームとデバイスを備えています。

インテル OCI チップは、2015 年以来、ハイパースケール データセンターにおける接続アプリケーションの 100% 以上を提供してきた、社内の生産実績のあるシリコン フォトニクス統合プラットフォーム上に構築されています。800万光トランシーバモジュール（以上を含む）800万シリコンフォトニクス集積回路とその先へ3,200万統合レーザー）、最大 100 Gbps、200 Gbps、および 400 Gbps の伝送速度を必要とするアプリケーションに使用されます。

その信頼性は何百万ものデバイスで検証されており、データによると、レーザーの時間基準故障率 (FIT) は0.1これは、障害が 100 億時間に 1 回しか発生しない可能性があると言っているのと同じです。

さらに、フォトニクス回路と CMOS 回路を 2 つの別個のチップ (シリコン フォトニクス集積回路と電子集積回路) 上に構築することで、拡張性とパフォーマンスの最適化が保証されます。2 つの大きく異なるテクノロジーを 1 つのチップ上に組み合わせるために必要な妥協やトレードオフがありません。

インテルの高度なパッケージング、システム、プラットフォームの蓄積により、光 I/O ソリューションの最適化も可能になります。インテルは、最先端のデバイス性能の向上、高密度、より優れた結合、およびより高い経済的利益を達成するために、新しいシリコンフォトニクス製造プロセスノードの研究開発に投資しており、オンチップレーザーと光トランシーバーの性能とコストも引き続き改善していきます。と信頼性。

結論: 技術プロトタイプから商品化ソリューションへの移行

シリコン フォトニクスの分野では、インテル研究所は 25 年以上にわたってシリコン フォトニクスに深く関わっており、シリコン フォトニクス統合の先駆者およびリーダーです。インテルは業界で初めてシリコンフォトニックコネクティビティデバイスを開発し、大規模なクラウドサービスプロバイダーに大量に提供しており、顧客と協力してOCIチップテクノロジーのプロトタイプをスケーラブルな商用ソリューションに変換しています。

コストの点では、時間の経過とボリュームの増加に伴い、光 I/O のビットあたりの総相互接続コストは、システム レベルで電気 I/O と同等になるとインテルは考えています。光 I/O パフォーマンスの強化は、システム レベルでのパフォーマンスの向上にも役立ちます。

この目標を達成するために、インテルは現在、第 2 世代のシリコン フォトニクス製造プロセス ノードを開発中です。これにより、チップ面積が 40% 以上削減され、消費電力が 15% 以上削減され、経済的利益が向上し、光結合効率が向上すると予想されています。レーザー出力などが進歩します。